JPH0516717B2

JPH0516717B2 -

Info

Publication number: JPH0516717B2
Application number: JP59034839A
Authority: JP
Inventors: Shoichi Tanaka
Original assignee: Individual
Current assignee: Individual
Priority date: 1984-02-25
Filing date: 1984-02-25
Publication date: 1993-03-05
Also published as: JPS60210079A

Description

【発明の詳細な説明】技術分野本発明はCCDエリアセンサに関し、特にCCD
エリアセンサを使用するTVカメラとスチルカメ
ラに関する。

背景技術本発明はCCDエリアセンサの改良技術に関す
るが、CCDエリアセンサに関して多くの先行技
術が公知である。画素列を兼ねる垂直CCDを備
えるCCDエリアセンサはフレーム転送CCDセン
サ（FTセンサと略称される。）と呼ばれる。垂直
CCDと水平CCDの間に１フイールド画像をスト
レージするバツフアCCDを備えるFTセンサはバ
ツフア型FTセンサと呼ばれ、上記のバツフア
CCDを持たないFTセンサはフルフレーム形FT
センサと呼ばれる。画素列に対応して（または画
素列の間に配列された）垂直CCDを備えるCCD
エリアセンサはインタライン転送CCDセンサ
（ITセンサと略称される。）と呼ばれる。露出し
た電位井戸を有する垂直CCDを備える単相FTセ
ンサはバーチヤルFTセンサとして周知である。
画素と垂直CCD間の信号電荷転送を制御する転
送ゲート（ATGと略称される。）が垂直CCDの
転送電極（VTG）に接続されるITセンサはコモ
ンゲート形ITセンサとして周知である。特出58
−41211，62547，76477，86416，91967，207991，
191197，232134，240644，昭和59年１月30日出願
の特許願は本出願人によつて出願された本発明の
先行出願である。

発明の開示（発明の目的） ITセンサの欠点の１つは画素であるPN接合が
小さいのでその飽和信号電荷量が小さい事であ
る。出力アンプに主として起因するノイズは一定
であるのでその結果、ダイナミツクレンジが小さ
くなる。本発明はこの問題を解決するために、Ｎ
形基板上にウエルを備え、上記のＰウエル領域の
表面に画素と垂直CCDを備えるITセンサにおい
て、画素の信号電荷Q_Sを垂直CCDのチヤンネル
領域に転送する時に、Ｐウエルの電位を浅くする
事を特徴とする。すなわちＰウエルの電位を負方
向にシフトする。このようにすれば、Qcell（画素
の蓄積電荷量）＝Ccell（画素の静電容量）×ΔV（画
素の電位変化）で表わされる画素（PN接合）の
蓄積電荷量を増加できる。これはＰウエル電位の
変更ΔV_Pによつて画素あるPN接合の電位は大巾
に変化するが、画素と垂直CCD間の信号電荷転
送領域（アドレスチヤンネル領域と略称される。）
の表面電位はその上に配置される転送電極（アド
レス転送電極（ATG）と略称される。）の影響下
にあるのであまり変化しないからである。すなわ
ち、本発明は、Ｎ型の基板と、前記基板の表面部
に形成されたＰ型のウエル領域と、前記ウエル領
域の表面部に形成された光電変換された電荷を蓄
積するＮ型の画素領域と、前記画素領域に近接し
て前記ウエル領域の表面部に形成されたＮ型のバ
ルクチヤンネル領域と、前記画素領域と前記バル
クチヤンネル領域との間のウエル領域上並びに前
記バルクチヤンネル領域上に絶縁膜を介して配設
された複数の電極とを備え、一部の前記電極に正
方向へ最も深いリードパルス電圧を印加すること
により前記画素領域の電荷を前記バルクチヤンネ
ル領域に転送し、前記リードパルス電圧より浅い
クロツク電圧を印加することにより前記バルクチ
ヤンネル領域内の電荷を前記バルクチヤンネル領
域の末端部に転送する固体エリアセンサの電荷転
送方法において、前記画素領域の電荷を前記バルクチヤンネル領
域に転送する際に、前記ウエル領域の電位を負方
向に変化させるクロツク電圧を前記ウエル領域に
印加することを特徴としている。

すなわち、Ccell（画素の静電容量）の大部分は
画素を構成するＮ型領域とＰウエル領域との間の
PN接合の静電容量である。従つて、Ｐウエル領
域の電位を負方向に浅くするとそれに追従して画
素を構成するＮ型領域の電位も負方向に浅くな
り、その結果、アドレスチヤンネル領域の電位を
正方向に深くして画素から垂直CCDへ信号電荷
を転送する場合に、画素の電位が負方向に浅いの
でより多くの信号電荷が画素から垂直CCDに流
れ込む。

その結果、アドレスチヤンネル領域の電位を負
方向に浅くして画素から垂直CCDへの信号電荷
の転送を終了し、垂直CCDにより信号電荷を垂
直転送する際に、Ｐウエルの電位は再び深くさ
れ、このため、画素であるＮ型領域の電位も正方
向に深くなり、その結果として画素であるＮ型領
域の実質的な電位振幅の拡大により、画素に蓄積
可能な信号電荷量を増加することとなる。

発明を実施するための最良の形態図１と図２は実施例のＥ／Ｂ形FTセンサまた
はＥ／Ｂ形ITセンサのブロツク図である。図１
において、撮像部１に水平方向に配列された垂直
走直線（VCL）３はVSR２Ａ，２Ｂによつてド
ライブされる。VCL３は図では省略されている
垂直CCDの各VTGに接続される。VSR２Ａ，２
Ｂは単なるシフトレジスタまたはそれにバツフア
回路を印加した構造を持つ。１本のVCLは両側
に配置された２つのVSR２Ａ，２Ｂによつてド
ライブされるので、VCLの充放電は高速になる。
VCL３は中央で分割しても良い。当然VSR２Ａ
と２Ｂは同じクロツク動作をする。第１水平
CCD５Ａは第１トランスフアゲート（第1TG）
４Ａを介して垂直CCDからまたバツフアCCDか
ら信号電荷を受け取る。画素とバツフアCCDは
図において省略されている。第２水平CCD５Ｂ
は第２トランスフアゲート（第2TG）４Ｂを介
して第１水平CCD５Ａに接続される。図２にお
いて、奇数行のVCL３は第1VSR２Ａに接続さ
れ、偶数行のVCL３は第2VSR２Ａに接続され、
偶数行のVOL３は第2VSR２Ｂに接続される。図
３において、図１の構造を持つ1E／Ｂ形CCDエ
リアセンサ（1E／Ｂセンサ）の垂直転送動作が
説明される。ただし、説明を簡単にするために、
２Ｂ，４Ｂ，５Ｂは省略される。そして垂直
CCD６は方向性転送電極（OVTG）３（Ｕ〜Ｚ）
を持つ。３Ｚと第１水平CCD５Ａの間に第1TG
４Ａが配置される。最終VTG３Ｚと第1TG４Ａ
の間にバツフアCCDを配置する事は可能でああ
る。最初に、VTG３（Ｕ〜Ｚ）の下にQ_Sである
Q₁〜Q₆が蓄積される。図３Ａにおいて、３Ｚが
V_Lになり、Q₁は３Ｚの下から第1TG４Ａを介し
て、第１水平CCD５Ａに転送される。ただし本
明細書において、浅い電位を意味するV_Lは電荷
を隣接するPWに転送する電位であり、深い電位
を意味するV_Hは電荷を蓄積する電位である。第
1TG４Ａと５Ａの動作は従来のCCDエリアセン
サと同じであり、詳細な説明は省略される。図３
Ｂにおいて、３Ｚは深い電位V_Hになり、３Ｙは
浅い電位V_Lになる。その結果、Q₂は３Ｚの下に
転送される。図３Ｃにおいて、３Ｚ，３ＸはV_L
になり、３Ｙと４ＡはV_Hになり、Q₂は５Ａの下
に転送され、Q₃は３Ｙの下に転送される。同様
に、図３（Ｄ〜Ｆ）の動作によつて、各信号電荷
が垂直転送される。したがつて水平帰線期間に図
３Ａと図３Ｂ、または図３Ｂと図３Ｃのどちらか
の垂直転送が実施される。OVTG３（Ｕ〜Ｚ）
はVSR２Ａの各出力節点に接続される。図３の
1E／Ｂセンサの好ましい動作において、下流側
に隣接するOVTGの下に電荷を転送した後で、
V_Lを持つOVTGが再びV_Hに戻り、その後で上流
側のOVTGの下から電荷が転送される事である。
このようにすれば、Q_Sは常にV_Hを持つVTGの下
に転送できるので、転送動作は安定し、有益であ
る。上記のリセツト動作を実施する良い方法は１
ビツト（10VTG）の垂直転送の後ですべての
VCL３（Ｕ〜Ｚ）をV_Hにプリチヤージすれば良
い。好ましい実施例において、VCLに接続され
るVSR２Ａの放電経路をターンオフし、その充
電経路をターンオフする事である。VCLが直接
にまたはスイツチを介してシフトレジスタの出力
節点に接続される実施例において、上記のシフト
レジスタの各出力インバータをダイナミツク形イ
ンバータにすればよい。ただし、出力インバータ
はその出力節点がVCLに接続されるシフトレジ
スタのインバータであり、ダイナミツク形インバ
ータは論理評価（放電）の前に、必ずその出力節
点をプリチヤージする（充電する）インバータで
ある。もちろん、シフトレジスタによつて制御さ
れるダイナミツク形インバータをバツフア回路
（電流増巾バツフア）として付加し、シフトレジ
スタとバツフア回路によつてVSR２Ａを説明し
ても良い。ITセンサ（コモンゲート形）におい
て、上記の出力インバータまたはバツフア回路の
電源電圧を変更すれば、すべてのVCLにリード
パルス電圧（読み出し電圧）を印加できるので、
すべての画素の信号電荷は垂直CCDに転送され
る。もちろん、この時、各VCLは充電経路のタ
ーンオンによつて非常に高い電源電圧を受け取
る。交互に半分のVCLに上記のリードパルス電
圧を印加すればインタレースを実施できる。図５
はVCL直接接続形VSR２Ａの１実施例であり、
シフトレジスタ２ＡはVCL３Ｚ，３Ｘに直結さ
れている。クロツクφ2をV_L1クロツクφ1をV_HRと
して電源電圧V_DをV_HR（リードパルス電圧）にす
れば、VCL３Ｚにリードパルス電圧V_HRが印加さ
れる。図４は図２の回路構造を持つ1E／Ｂセン
サの垂直転送動作を表わす。VCCD（垂直CCD）
６は図３と同様にＱ１〜Ｑ６を保持する。
OVTG３（Ｕ〜Ｚ）はVSR２Ａ，２Ｂによつて
交互に垂直転送用クロツク電圧を受け取る。好ま
しい実施例においてVSR２Ａ，２Ｂはバツフア
インバータを持たず、VCLはシフトレジスタの
出力節点に直結される。図４Ａは図３と同じであ
り、図４Ｂは図３Ｂと同じであり、図４Ｃは図３
Ｃと同じであり、図４（Ｄ〜Ｆ）は図３（Ｄ〜
Ｆ）と同じである。図４（Ａ〜Ｆ）の垂直転送動
作の特徴はVSR２Ａと２Ｂが交互に評価放電(E)
動作とプリチヤージ(P)動作をくりかえす事であ
る。したがつて図４（Ａ〜Ｆ）において、VSR
２Ａと２Ｂはダイナミツク形シフトレジスタによ
つて構成できる。もちろん、バツフアインバータ
の付加は可能であり、後で説明される様なシフト
レジスタの出力節点を制御スイツチのゲート電極
に接続し、VCLとクロツク電源を上記の制御ス
イツチで接続する事も可能である。ただし、プリ
チヤージＰは図４Ａの２Ｂの様にすべての出力節
点が深い電位V_Hになる動作を意味する。その結
果、図４のVSR２Ａ，２Ｂは図３のVSR２Ａに
比べて、低いクロツク周波数を持つ事ができる。
これは設計上大きな利点である。ただし、１方の
VSRのプリチヤージ期間は他方のVSRの評価
（放電）期間に先行する事が好ましい。たとえば
図４Ａから図４Ｂへの転送動作において、VSR
２Ａがプリチヤージされ、VCL３（Ｖ，Ｘ，Ｚ）
がすべてV_Hになつた後で、VSR２Ｂが評価（放
電）され、その結果、VCL３ＹがV_Lになる。こ
のようにすればVSR２Ａのプリチヤージ期間は
VSR２Ｂの評価放電期間に先行する。同様に図
４Ｂから図４Ｃへの動作を例として説明すれば、
VSR２Ｂがプリチヤージされ、VCL３（Ｕ，Ｗ，
Ｙ）がすべてV_Hになつた後でVSR２Ａが評価放
電される。このようにすれば、VTG３ＹがV_Hに
なつた後でVTG３ＸがV_Lになるので、VTG３Ｘ
の下のQ₃はスムースにVTG３Ｙの下に転送され
る。図３と図４のいままでの説明によつて、
1E／Ｂセンサの各OVTGがシフトレジスタから
それぞれ異なるクロツクパルスを受け取り、そし
てQ_Sが独立に垂直転送される事が理解されるで
あろう。垂直CCDの出力端から入力された空の
PWを垂直CCDの入力端に転送した後で次の空の
PWを入力する必要はなく、またＮ個のPW当り
１個の空のPWを最初から注入しておく必要もな
い。注入された空のPWを2PWピツチだけ逆転送
した後で、次の空のPWが注入される。図３Ｆ，
図４Ｆはもはや２相クロツク状態になつている。
その後で、すべてのQSが水平CCD５Ａに転送さ
れる。その後ですべてのVCLすなわちすべての
OVTGにV_Hを与えるためにVSR２Ａと２Ｂをプ
リチヤージする事は可能である。図５はVSR２
Ａと２Ｂの１実施例等価回路である。その出力イ
ンバータ１１Ｄは充電スイツチ８Ａと評価スイツ
チ９Ａと放電スイツチ１０Ａを持つ。そしてその
出力節点１２ＡはVCL３Ｚに接続される。その
接続用インバータ１１Ｂは放電スイツチ１０Ｂと
評価スイツチ９Ｂと充電スイツチ８Ｂを持つ。１
１Ａと１１Ｂは接続用スイツチ７Ａまたは７Ｂに
よつてその入力節点と出力節点が接続される。図
６は図５の２相シフトレジスタを図４の1E／Ｂ
センサに使用した１実施例動作図であある。ただ
し、図６の１４はVSR２Ａの動作図であり、１
４′はVSR２Ｂの動作図である。そしてクロツク
電圧φ1，φ2はVSR２Ａ（図５の）に印加され、
クロツク電圧φ₁′，φ₂′はVSR２Ｂ（図５の）に印
加される。本明細書において同一行のVCLと
VTGは同じ記号で表示されている。図６の１４
は正確にはVSR２Ａの出力用インバータ１１Ａ
の出力節点の状態を表わし、１４′は正確には
VSR２Ｂの出力用インバータ１１Ａの出力節点
の状態を表わす。すなわち、Ｐ期間に、上記の出
力節点はスイツチ８Ａによつて充電され、Ｅ期間
に出力節点１２Ａはスイツチ９Ａと１０Ａによつ
て評価放電をする。Ｈ期間に、スイツチ８Ａ，１
０Ａはターンオフし、出力節点１２Ａは情報を保
持する。Ｐはプリチヤージ期間であり、Ｅは評価
期間であり、Ｈは保持（ホールド）期間である。
φ1＝φ2＝V_Lにおいて、インバータ１１Ａ，１１
ＢはＨになる。φ₂＝V_H，φ₁＝V_Lにおいて、イン
バータ１１ＡはＥになり、インバータ１１ＢはＰ
になる。φ1＝V_H，φ2＝V_Lにおいて、インバータ
１１ＡはＰになり、インバータ１１ＢはＥにな
る。図５において、VCL３Ｘ，３Ｚの負荷容量
が大きいので、φ2とφ1の間にＨを設置する事、
すなわち、図６の１４において、Ｅ期間とＰ期間
の間にＨ期間を配置する事と、１４′において、
E′期間とP′期間の間にH′期間を配置する事は省
略される。その結果、図５の接続用インバータ１
１Ｂの放電スイツチ１０Ｂのターンオンと接続ス
イツチ７Ｂのターンオフはオーバーラツプする。
しかし、VCL３Ｚの容量によつてスイツチ８Ａ
はVCL３Ｚをゆつくり充電するので、電源電圧
V_Dがスイツチ８Ａと７Ｂを介して評価スイツチ
９Ｂのゲート電位を変更する危険はない。そして
上記のＨ期間の省略によつてクロツクは簡単にな
る。図６からわかるように、２ＡのＥ期間は２Ｂ
のP′期間より遅れて設計され、同様に２ＢのE′期
間は２ＡのＰ期間より遅れて設計される。ただ
し、E′期間はVSR２Ｂの出力用インバータ１１
Ａの評価期間であり、この期間にφ₁′＝V_L，φ₂′＝
V_Hになる。P′はVSR２Ｂの出力用インバータ１
１Ａのプリチヤージ期間であり、φ₁′＝V_H，φ₂′＝
V_Lになる。H′は１１Ａの保持期間であり、φ₁′＝
φ₂′＝V_Lになる。図６において、１４が１水平帰
線期間内にＰ＋Ｈ＋Ｅ期間を持つ時に、１画素行
のQSが出力される。同様にＰ＋Ｈ＋Ｅ期間を２
回配置する事によつて、隣接する２画素行を第
１、第２水平CCDに転送できる。図７は1E／Ｂ
センサのVSRをシフトレジスタ２Ａとバツフア
回路１５によつて構成したものである。スイツチ
１５Ｂがターンオンしているインバータ１５だけ
がVCLを放電する。１５Ｃがターンオンする時
に、２Ａの出力インバータはプリチヤージ期間Ｐ
にはならない。図８は図７の変形実施例であり、
バツフア回路を充電スイツチ１５Ａと接続スイツ
チ１６によつて構成したものである。図９は図７
の変形実施例であり、バツフア回路１５のスイツ
チ１５Ａ，１５Ｃを省略し、VCL３（Ｘ〜Ｚ）
とクロツク電源φ3を制御スイツチ１６（Ａ〜Ｃ）
によつて接続したものである。スイツチ１６（Ａ
〜Ｃ）はVSR２Ａによつて制御される。図８に
おいて、１６がターンオンする時に、２Ａの出力
インバータはプリチヤージ期間にならない。図９
において、すべてのVCLにV_Hを印加するには、
２Ａのすべての出力節点がV_Hになり、その後で
クロツクφ3をV_Hにすれば良い。図７、図８、図
９のバツフア回路は当然に2E／Ｂセンサにも応
用できる。もちろん、必要な動作クロツク電圧を
発生する他のシフトレジスタまたはバツフア回路
が使用できる。図１０は図１の構造を持つ2E／
ＢセンサのVSRの動作を表わす。VSR２Ａはイ
ンバータ１１Ａと１１Ｂを接続して構成される。
時刻t₀〜t₆期間にVSR２Ａの各インバータの出力
節点に接続されたVCL３（Ｗ〜Ｚ）は図１０の
様な電位変化をし、その結果、垂直CCDは信号
電荷を垂直転送する。VSR２Ａは好ましくは２
相ダイナミツク形インバータである。図１１（Ａ
〜Ｈ）は図２の回路構造を持つつ2E／Ｂセンサ
の垂直転送動作を表わす。ただし、図１１（Ａ〜
Ｈ）において、VSR２Ａと２Ｂはその記載を省
略している。VSR２ＡはVTG（NOVTG）３Ｚ，
３Ｘ，３Ｖを制御Ｕ，VSR２ＢはVTG
（NOVTG）３Ｚ，３Ｘ，３Ｕを制御する。VSR
２Ａと２Ｂが交互にシフトする事によつて
NOVTG３（Ｕ〜Ｚ）がQSであるQ₁〜Q₃を水平
CCD５Ａに垂直転送する事が理解されるであろ
う。各VCLとVSRの接続は1E／Ｂセンサと基本
的に同じである。図１２（Ａ〜Ｆ）はクレーム１
４，１５を説明するITセンサの垂直CCDを表わ
す電位井戸図である。図１２Ａは1E／BITセン
サの垂直CCDの電位井戸図であり、垂直CCD６
は各OVTGの下に電位井戸３（Ｓ〜Ｚ）を持つ。
ただし、各PW３（Ｓ〜Ｚ）は当然PB（図では省
略されている。）によつて分離される。図１２Ａ
は垂直CCDの信号電荷がすべて垂直転送された
後の電位状態を表わし、奇数行の井戸（PW）３
（Ｚ，Ｘ，Ｖ，Ｔ）に残留スメアノイズ電荷Q_NSr
が存在する。当然、PW３（Ｚ，Ｘ，Ｖ，Ｔ）の
上のOVTGはV_Hであり、PW３（Ｙ，Ｗ，Ｕ，
Ｓ）の上のOVTGはV_Lである。次にQ_NSr2とQ_NSr4
を垂直帰線期間に１画素（１つのOVTG）だけ
転送したのが図１２Ｂである。図１２Ｂにおいて
各電位井戸のうち、奇（または偶）数行の電位井
戸（PW）に信号電荷を部分転送し、次に１水平
期間に垂直CCDの２つのPWの電荷を出力し、そ
して２つの出力電圧の差を検出すればスメアノイ
ズはほとんど相殺される。ただし、１水平期間に
Q_NSrを持つ２つのPWを出力し、次の水平期間に
Q_NSrを持たない２つのPWを出力する事が好まし
い。図１２Ｃは図１２ＡのQ_NSrをPW３Ｚと３Ｖ
に加算したものである。その結果、PW３Ｙ，３
Ｗ，３Ｕ，３ＳにQ_Sが画素からアドレス転送さ
れる。そしてPW３Ｘのノイズ電荷（垂直転送期
間に混入するスメアノイズ電荷Q_NSTとPW３Ｙ，
３Ｗの信号電荷（Q_S＋Q_NST）が減算される。もち
ろん、この減算は外部の信号処理回路で実施され
る。図１２Ｄは2E／B1Tセンサの垂直CCDの電
位井戸図であり、特に垂直CCDのQ_Sがすべて垂
直転送された後の電位状態を表わす。図１２Ｅは
図１２Ｂと同様に残留スメアノイズ電荷Q_NSr（１
〜３）を隣接するPWに転送した状態を表わす。
次に各PW３Ｚ，３Ｖ，３Ｒに画素の信号電荷が
アドレス転送される。そして、垂直、水平センサ
は1H期間に信号電荷とノイズ電荷を独立に出力
し、その差が検出されるただし、垂直CCD６は
1H期間にQ_NSrを持つ２つのPWを出力し、次のＨ
期間間にQ_NSrを持たない２つのPWを出力する。
図１２Ｆの動作と特徴は図１２Ｃと同じである
2E／B1Tセンサの垂直CCDの電位図である。図
１２（Ｄ〜Ｆ）において、１画素当り２つの
NOVTGが配置される。垂直帰線期間に垂直転
送と水平転送を実施する事によつてスメアノイズ
電荷の検出とスメアノイズ電荷の除去が実施でき
る。図１３、図１４、図１５は接続VTG形のFT
センサの１実施例断面図及び平面図である。Ｎ基
板（４×10¹⁴原子／CC）２０上にウエル領域
（２×1¹⁵原子／CC）３２が配置され、その上に
Ｎ形バルクチヤンネル領域（10¹⁶原子／CC）２
２が作られる。Ｎ形バルクチヤンネル領域２２の
第１領域２２Ａの表面にボロンイオンが注入され
てPB領域３４が作られる。PB領域３４以外のＮ
形バルクチヤンネル領域である第２領域２２Ｂは
PW領域である。領域２２の間にＰ形チヤンネル
ストツプ領域（２×10¹⁷〜４×10¹⁸原子／CC）２
３が作られる。領域２２と２３表面にSiO₂膜
（400Å）３６ＣとSi₃N₄膜（300Å）３６Ｂが作
られる。その上にリンドープされたポリシリコン
によつて第2VTG３７（Ａ，Ｂ，Ｃ）が作られ
る。第2VTGは約0.9ｍの厚さを持つ。上記の第
2VTGはチヤンネルストツプ領域２３上において
垂直的に延在する分岐３７ｘを持つ。次に第
2VTG３７（Ａ，Ｂ，Ｃ）は酸化されて、SiO₂膜
３６Ａが作られる。次に分岐３７ｘ表面のSiO₂
膜３６Ａが除去されてその上にリンドープされた
ポリシリコンによつて第1VTG３５（Ａ，Ｂ，
Ｃ）が作られる。第1VTGは約0.05ｍの厚さを持
ち、ドープされるリンは低濃度にする事が好まし
い。図２５は本発明の特徴を示す１実施例断面図
である。Ｎ形基板２０上にウエル領域３２とＮ形
バルクチヤンネル領域２２とＰ形チヤンネルスト
ツプ領域２３が作られる事は図１５と同じであ
る。そして、ウエル領域３２の表面にＮ形画素領
域（５×10¹⁷原子／10²¹原子／CC）が作られる。
そしてSiO₂膜３６ＣとSi₃N₄膜３６Ｂ上にリンド
ープされたポリシリコンによつて垂直CCDの
VTG５２が作られる。Ｎ形画素領域５１とＮ形
バルクチヤンネル領域２２の間のＰ形領域５３は
アドレスチヤンネル領域であり、領域５３と２２
上にVTG（垂直CCDの転送電極）が配置される。
そして、領域５１のQ_Sを領域２２にアドレス転
送する時にだけ、VTG５２に最も深い（最も正
の）リードパルス電圧V_Rが印加され、そして領
域３２に最も浅い（最も負の）制御電圧が印加さ
れる。１実施例において、基板２０の電圧は0V
であり、領域３２は信号電荷を蓄積、垂直転送す
る期間に−4Vであり、アドレス転送する時に−
6Vであり、リードパルス電圧V_Hは＋4Vである。
領域２３によつて領域３２に印加される最も浅い
制御電圧によつて、各PN接合等はブレークダウ
ンしないように設計される事は当然である。

当然、上記リードパルス電圧VRを最も深い電
圧から信号電荷をＮ型バルクチヤンネル領域２２
に保持する中間電圧VMに変化させて上記アドレ
ス転送を終了する際に、ウエル領域３２には再び
元のより深い（より正の）電位が印加される。な
お、ウエル領域３２への上記電位の付与及びその
変更は、ウエル領域３２と同一導電型で互いいに
接するとともに、より高濃度Ｐ型のＰチヤンネル
ストツプ領域２３を通じて行うことが当然かつ自
明である。また、Ｎ型画素領域５１直下のＰウエ
ル領域３２の不純物濃度は設計自由であり、当然
空乏化されていてもよい。

【図面の簡単な説明】

図１と図２は１実施例ブロツク図である。図３
（Ａ〜Ｆ）と図４（Ａ〜Ｆ）は1E／Ｂセンサの動
作図である。図５はシフトレジスタ（VSRであ
る）２Ａと２Ｂの１実施例等価回路図である。図
６は図５の動作図である。図７と図８と図９はシ
フトレジスタ２Ａと２ＢとVCLを接続するバツ
フア回路の１実施例等価回路図である。図１０と
図１１（Ａ〜Ｈ）は2E／Ｂセンサの動作図であ
る。図１２（Ａ〜Ｆ）は本発明のＥ／Ｂ形1Tセ
ンサの１実施例平面図である。図１３と図１４は
１実施例断面図である。図１５は図１３と図１４
の１実施例平面図である。図１６は本発明の１実
施例断面図である。

Claims

【特許請求の範囲】１Ｎ型の基板と、前記基板の表面部に形成され
たＰ型のウエル領域と、前記ウエル領域の表面部
に形成され光電変換された電荷を蓄積するＮ型の
画素領域と、前記画素領域に近接して前記ウエル
領域の表面部に形成されたＮ型のバルクチヤンネ
ル領域と、前記画素領域と前記バルクチヤンネル
領域との間のウエル領域上並びに前記バルクチヤ
ンネル領域上に絶縁膜を介して配設された複数の
電極とを備え、一部の前記電極に正方向へ最も深
いリードパルス電圧を印加することにより前記画
素領域の電荷を前記バルクチヤンネル領域に転送
し、前記リードパルス電圧より浅いクロツク電圧
を印加することにより前記バルクチヤンネル領域
内の電荷を前記バルクチヤンネル領域の末端部に
転送する固体エリアセンサの電荷転送方法におい
て、前記画素領域の電荷を前記バルクチヤンネル領
域に転送する際に、前記ウエル領域の電位を負方
向に変化させるクロツク電圧を前記ウエル領域に
印加することを特徴とする固体エリアセンサの電
荷転送方法。