JP3218399B2 - ３次元ｃｃｄ映像センサー - Google Patents
３次元ｃｃｄ映像センサーInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
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Description
【０００１】
【産業上の利用分野】本発明は、３次元ＣＣＤ映像セン
サーに関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎ
ｓｕｌａｔｏｒ）構造を利用して解像度を向上するよう
にしたものである。
サーに関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎ
ｓｕｌａｔｏｒ）構造を利用して解像度を向上するよう
にしたものである。
【０００２】
【従来の技術】一般的ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐ
ｌｅｄ Ｄｅｖｉｃｅ）は、クロックパルスの制御下で
あらかじめ決めた道を沿って入射された光に応じる信号
電荷を移動させる動作素子として、主に、記憶装置、論
理装置及びＣＣＤ映像センサーのような映像処理装置等
に使用される。ＣＣＤ映像センサー（または電荷結合素
子画像センサー）は大別してシリコンのような半導体材
料上に複数の光検出器と光走査器であるＣＣＤを設けた
ものである。したがってＣＣＤ映像センサーの解像度を
高めるために光検出器の有効面積を大きくするために
は、ＣＣＤ（特に、ＶＣＣＤ：Ｖｅｒｔｉｃａｌ Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）の面積を小
さく設計するのがよい。特に光検出器の列間にＶＣＣＤ
が配置されるインターライントランスファー（Ｉｎｔｅ
ｒｌｉｎｅ ｔｒａｎｓｆｅｒ）方式のＣＣＤ映像セン
サーの場合にはもっとそのようだ。このような光検出器
としては、ＰＮ接合素子、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓ
ｕｌａｔｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、シ
ョットキ接合素子等が使用される。また、ＣＣＤを走査
器具として使用されるＣＣＤ映像センサーの走査方式と
しては、インターレース走査方式と非インターレース走
査方式とがある。
ｌｅｄ Ｄｅｖｉｃｅ）は、クロックパルスの制御下で
あらかじめ決めた道を沿って入射された光に応じる信号
電荷を移動させる動作素子として、主に、記憶装置、論
理装置及びＣＣＤ映像センサーのような映像処理装置等
に使用される。ＣＣＤ映像センサー（または電荷結合素
子画像センサー）は大別してシリコンのような半導体材
料上に複数の光検出器と光走査器であるＣＣＤを設けた
ものである。したがってＣＣＤ映像センサーの解像度を
高めるために光検出器の有効面積を大きくするために
は、ＣＣＤ（特に、ＶＣＣＤ：Ｖｅｒｔｉｃａｌ Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）の面積を小
さく設計するのがよい。特に光検出器の列間にＶＣＣＤ
が配置されるインターライントランスファー（Ｉｎｔｅ
ｒｌｉｎｅ ｔｒａｎｓｆｅｒ）方式のＣＣＤ映像セン
サーの場合にはもっとそのようだ。このような光検出器
としては、ＰＮ接合素子、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓ
ｕｌａｔｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、シ
ョットキ接合素子等が使用される。また、ＣＣＤを走査
器具として使用されるＣＣＤ映像センサーの走査方式と
しては、インターレース走査方式と非インターレース走
査方式とがある。
【０００３】前記非インターレース走査方式は、ひとつ
の画面、すなわち、ひとつのフレーム（Ｆｒａｍｅ）が
複数のフィールド（Ｆｉｅｌｄ）に構成され、図１のよ
うに最初入力されるフィールドのデータから順次に画面
に走査される。図１においての数字１，２，３・・・
は、走査される各フィールドが入力される順序ごとにデ
ィスプレーされるのを示したものである。また、前記イ
ンターレース走査方式は、ひとつのフレームの偶数フィ
ールド（Ｅｖｅｎ Ｆｉｅｌｄ）と奇数フィールド（Ｏ
ｄｄ Ｆｉｅｌｄ）と構成され、図２に示したように先
に奇数フィールドのデータが画面に走査される。図２に
おいての数字１は各奇数フィールドを示したものであ
り、数字２は偶数フィールドを示したものである。した
がって、前記非インターレース走査方式は、走査速度が
速いので、速く変わる物体の実際画像を正確に捕捉する
ことができるから、ミサイルのような軍用装備に利用さ
れる。しかしながら、これは画像が震えるのが問題であ
る。
の画面、すなわち、ひとつのフレーム（Ｆｒａｍｅ）が
複数のフィールド（Ｆｉｅｌｄ）に構成され、図１のよ
うに最初入力されるフィールドのデータから順次に画面
に走査される。図１においての数字１，２，３・・・
は、走査される各フィールドが入力される順序ごとにデ
ィスプレーされるのを示したものである。また、前記イ
ンターレース走査方式は、ひとつのフレームの偶数フィ
ールド（Ｅｖｅｎ Ｆｉｅｌｄ）と奇数フィールド（Ｏ
ｄｄ Ｆｉｅｌｄ）と構成され、図２に示したように先
に奇数フィールドのデータが画面に走査される。図２に
おいての数字１は各奇数フィールドを示したものであ
り、数字２は偶数フィールドを示したものである。した
がって、前記非インターレース走査方式は、走査速度が
速いので、速く変わる物体の実際画像を正確に捕捉する
ことができるから、ミサイルのような軍用装備に利用さ
れる。しかしながら、これは画像が震えるのが問題であ
る。
【０００４】インターレース走査方式は、前記非インタ
ーライン方式に比べて走査速度が遅いので画像の安定感
はあるが、速い速度で変わる物体は２個の画像になって
現れる。結局、軍用には不適合し、主にＮＴＳＣ方式、
またはＰＡＬ方式のＴＶ放送における画面走査に使用さ
れる。上述の従来技術中、インターレース走査方式のＣ
ＣＤ映像素子の構造を図３乃至図６を参照して説明す
る。以下、ホトダイオード（ＰＤ）が配列された奇数番
目の水平ラインを奇数水平ライン、偶数番目の水平ライ
ンを偶数水平ラインという。
ーライン方式に比べて走査速度が遅いので画像の安定感
はあるが、速い速度で変わる物体は２個の画像になって
現れる。結局、軍用には不適合し、主にＮＴＳＣ方式、
またはＰＡＬ方式のＴＶ放送における画面走査に使用さ
れる。上述の従来技術中、インターレース走査方式のＣ
ＣＤ映像素子の構造を図３乃至図６を参照して説明す
る。以下、ホトダイオード（ＰＤ）が配列された奇数番
目の水平ラインを奇数水平ライン、偶数番目の水平ライ
ンを偶数水平ラインという。
【０００５】図３は従来インターライン方式のＣＣＤ映
像素子の構成図で、ひとつのＮ型ホトダイオード（Ｐ
Ｄ）がひとつのｎ型ＶＣＣＤ領域（ＶＣＣＤ）に対応し
て連続連結され、各ホトダイオード（ＰＤ）は出力され
る映像信号電荷がｎ型ＶＣＣＤ領域（ＶＣＣＤ）に一方
向にのみ移動するようにｎ型ＶＣＣＤ領域（ＶＣＣＤ）
に連結され、各ｎ型ＶＣＣＤ領域（ＶＣＣＤ）は各ホト
ダイオード（ＰＤ）から移動した信号電荷を４段階（Ｐ
ｈａｓｅ）となされる第１乃至第４ＶＣＣＤクロック信
号（Ｖφ1 −Ｖφ4 ）によって同時にｎ型ＨＣＣＤ領域
（ＨＣＣＤ）に伝達するようにｎ型ＨＣＣＤ領域（ＨＣ
ＣＤ）に連結したものである。
像素子の構成図で、ひとつのＮ型ホトダイオード（Ｐ
Ｄ）がひとつのｎ型ＶＣＣＤ領域（ＶＣＣＤ）に対応し
て連続連結され、各ホトダイオード（ＰＤ）は出力され
る映像信号電荷がｎ型ＶＣＣＤ領域（ＶＣＣＤ）に一方
向にのみ移動するようにｎ型ＶＣＣＤ領域（ＶＣＣＤ）
に連結され、各ｎ型ＶＣＣＤ領域（ＶＣＣＤ）は各ホト
ダイオード（ＰＤ）から移動した信号電荷を４段階（Ｐ
ｈａｓｅ）となされる第１乃至第４ＶＣＣＤクロック信
号（Ｖφ1 −Ｖφ4 ）によって同時にｎ型ＨＣＣＤ領域
（ＨＣＣＤ）に伝達するようにｎ型ＨＣＣＤ領域（ＨＣ
ＣＤ）に連結したものである。
【０００６】図４は図３の構成によるＣＣＤ映像素子の
レイアウト図（Ｌａｙｏｕｔ Ｄｉａｇｒａｍ）を示し
たものであり、各ｎ型ＶＣＣＤ領域（ＶＣＣＤ）とホト
ダイオード（ＰＤ）との間にはチャネルストップ領域
（ＣＳＴ）を形成し、第１及び第２ＶＣＣＤクラック信
号（Ｖφ1 −Ｖφ2 ）が印加する奇数ゲート電極（ＰＧ
1 ）を奇数水平ライン上に配列された各ホトダイオード
（ＰＤ）の各トランスファーゲート（ＰＧ1 ）に連結す
るようにｎ型ＶＣＣＤ領域（ＶＣＣＤ）とチャネルスト
ップ領域（ＣＳＴ）上にわたって形成し、第３及び第４
ＶＣＣＤクロック信号（Ｖφ3 −Ｖφ4 ）が印加する偶
数ゲート４電極（ＰＧ2 ）は偶数水平ライン上に配列さ
れた各ｎ型ホトダイオード（ＰＤ）の各トランスファー
ゲート（ＰＧ2 ）に連結するようにｎ型ＶＣＣＤ領域
（ＶＣＣＤ）とチャネルストップ領域（ＣＳＴ）及びｎ
型ホトダイオード（ＰＤ）上に形成したものである。
レイアウト図（Ｌａｙｏｕｔ Ｄｉａｇｒａｍ）を示し
たものであり、各ｎ型ＶＣＣＤ領域（ＶＣＣＤ）とホト
ダイオード（ＰＤ）との間にはチャネルストップ領域
（ＣＳＴ）を形成し、第１及び第２ＶＣＣＤクラック信
号（Ｖφ1 −Ｖφ2 ）が印加する奇数ゲート電極（ＰＧ
1 ）を奇数水平ライン上に配列された各ホトダイオード
（ＰＤ）の各トランスファーゲート（ＰＧ1 ）に連結す
るようにｎ型ＶＣＣＤ領域（ＶＣＣＤ）とチャネルスト
ップ領域（ＣＳＴ）上にわたって形成し、第３及び第４
ＶＣＣＤクロック信号（Ｖφ3 −Ｖφ4 ）が印加する偶
数ゲート４電極（ＰＧ2 ）は偶数水平ライン上に配列さ
れた各ｎ型ホトダイオード（ＰＤ）の各トランスファー
ゲート（ＰＧ2 ）に連結するようにｎ型ＶＣＣＤ領域
（ＶＣＣＤ）とチャネルストップ領域（ＣＳＴ）及びｎ
型ホトダイオード（ＰＤ）上に形成したものである。
【０００７】前記奇数ゲート電極（ＰＧ1 ）及び偶数ゲ
ート電極（ＰＧ2 ）は同一形態で願う数だけ連続的に反
復形成ができ、これらの奇数ゲート電極（ＰＧ1 ）と偶
数ゲート電極（ＰＧ2 ）は図示されないが、絶縁物質を
通じて相互隔離されている。また各トランスファーゲー
ト（ＴＧ1 ，ＴＧ2 ）と奇数及び偶数ゲート電極（ＰＧ
1 ，ＰＧ2 ）の物質としてポリシリコンが使用される。
前記奇数ゲート電極（ＰＧ1 ）は奇数水平ラインのｎ型
ホトダイオード（ＰＤ）の下方に形成され、かつ第２Ｖ
ＣＣＤクロック信号（Ｖφ2 ）が印加する第１奇数ゲー
ト電極（ＰＧ1）と奇数水平ラインのｎ型ホトダイオー
ド（ＰＤ）の上方に形成され、かつ第１ＶＣＣＤクロッ
ク信号（Ｖφ1 ）が印加する奇数水平ラインに形成した
ホトダイオード（ＰＤ）のトランスファーゲート（ＴＧ
1 ）に連結する構成としたものである。偶数ゲート電極
（ＰＧ2 ）は偶数水平ラインのｎ型ホトダイオード（Ｐ
Ｄ）の下方に形成し、かつ第４ＶＣＣＤクロック信号
（Ｖφ4 ）が印加する第１偶数ゲート電極（ＰＧ2a）
と、偶数水平ラインのホトダイオード（ＰＤ）の下方に
形成し、かつ第３ＶＣＣＤクロック信号（Ｖφ3 ）が印
加し、かつ偶数水平ラインに形成したホトダイオード
（ＰＤ）のトランスファーゲート（ＴＧ2 ）に連結する
第２偶数ゲート電極（ＰＧ2 ）としたものである。また
前記４段階である第１及び第４ＶＣＣＤクロック信号
（Ｖφ1 −Ｖφ4 ）は、偶数フィールドと奇数フィール
ドとの２フィールドで構成され、ｎ型ＶＣＣＤ領域（Ｖ
ＣＣＤ）のクロックキング動作に対しては以後説明す
る。
ート電極（ＰＧ2 ）は同一形態で願う数だけ連続的に反
復形成ができ、これらの奇数ゲート電極（ＰＧ1 ）と偶
数ゲート電極（ＰＧ2 ）は図示されないが、絶縁物質を
通じて相互隔離されている。また各トランスファーゲー
ト（ＴＧ1 ，ＴＧ2 ）と奇数及び偶数ゲート電極（ＰＧ
1 ，ＰＧ2 ）の物質としてポリシリコンが使用される。
前記奇数ゲート電極（ＰＧ1 ）は奇数水平ラインのｎ型
ホトダイオード（ＰＤ）の下方に形成され、かつ第２Ｖ
ＣＣＤクロック信号（Ｖφ2 ）が印加する第１奇数ゲー
ト電極（ＰＧ1）と奇数水平ラインのｎ型ホトダイオー
ド（ＰＤ）の上方に形成され、かつ第１ＶＣＣＤクロッ
ク信号（Ｖφ1 ）が印加する奇数水平ラインに形成した
ホトダイオード（ＰＤ）のトランスファーゲート（ＴＧ
1 ）に連結する構成としたものである。偶数ゲート電極
（ＰＧ2 ）は偶数水平ラインのｎ型ホトダイオード（Ｐ
Ｄ）の下方に形成し、かつ第４ＶＣＣＤクロック信号
（Ｖφ4 ）が印加する第１偶数ゲート電極（ＰＧ2a）
と、偶数水平ラインのホトダイオード（ＰＤ）の下方に
形成し、かつ第３ＶＣＣＤクロック信号（Ｖφ3 ）が印
加し、かつ偶数水平ラインに形成したホトダイオード
（ＰＤ）のトランスファーゲート（ＴＧ2 ）に連結する
第２偶数ゲート電極（ＰＧ2 ）としたものである。また
前記４段階である第１及び第４ＶＣＣＤクロック信号
（Ｖφ1 −Ｖφ4 ）は、偶数フィールドと奇数フィール
ドとの２フィールドで構成され、ｎ型ＶＣＣＤ領域（Ｖ
ＣＣＤ）のクロックキング動作に対しては以後説明す
る。
【０００８】図５は図４のＡ−Ａ' 線による断面図で、
ｎ型基板（１００）上にＰ型ウェル（２００）が形成さ
れ、偶数水平ラインに形成したｎ型ホトダイオード（Ｐ
Ｄ）とｎ型ＶＣＣＤ領域（ＶＣＣＤ）がチャネルストッ
プ領域（ＣＳＴ）を介して所定間隔をおいて連結する形
態が連続配列し、前記各ｎ型ホトダイオード（ＰＤ）と
各ｎ型ＶＣＣＤ領域（ＶＣＣＤ）間の上方には、これら
の相互連結するためのトランスファーゲート（ＴＧ2 ）
を形成し、各ＶＣＣＤ領域（ＶＣＣＤ）の表面上方には
第３ＶＣＣＤクロック信号（Ｖφ3 ）が印加する偶数ゲ
ート電極（ＰＧ2 ）の偶数ゲート電極（ＰＧ2b）が偶数
水平ラインに形成したｎ型ホトダイオード（ＰＤ）の各
トランスファーゲート（ＴＧ2 ）に連結するようにした
ものである。ここで、Ｐ型ウェル（２００）はＯＦＤ
（Ｏｖｅｒ Ｆｌｏｗ Ｄｒａｉｎ）電圧制御のための
セロー（Ｓｈａｌｌｏｗ）Ｐ型ウェル（２００ａ）とデ
ィープ（Ｄｅｅｐ）でＰ型ウェル（２００ｂ）の２種類
で形成される。各ｎ型ホトダイオード（ＰＤ）の表面に
は通常初期バイアス印加のためのｐ+ 型薄膜（３００）
が形成され、前記チャネルストップ領域（ＣＳＴ）下方
に記載された文字ｐ+はチャネルストップイオンを示し
たものである。
ｎ型基板（１００）上にＰ型ウェル（２００）が形成さ
れ、偶数水平ラインに形成したｎ型ホトダイオード（Ｐ
Ｄ）とｎ型ＶＣＣＤ領域（ＶＣＣＤ）がチャネルストッ
プ領域（ＣＳＴ）を介して所定間隔をおいて連結する形
態が連続配列し、前記各ｎ型ホトダイオード（ＰＤ）と
各ｎ型ＶＣＣＤ領域（ＶＣＣＤ）間の上方には、これら
の相互連結するためのトランスファーゲート（ＴＧ2 ）
を形成し、各ＶＣＣＤ領域（ＶＣＣＤ）の表面上方には
第３ＶＣＣＤクロック信号（Ｖφ3 ）が印加する偶数ゲ
ート電極（ＰＧ2 ）の偶数ゲート電極（ＰＧ2b）が偶数
水平ラインに形成したｎ型ホトダイオード（ＰＤ）の各
トランスファーゲート（ＴＧ2 ）に連結するようにした
ものである。ここで、Ｐ型ウェル（２００）はＯＦＤ
（Ｏｖｅｒ Ｆｌｏｗ Ｄｒａｉｎ）電圧制御のための
セロー（Ｓｈａｌｌｏｗ）Ｐ型ウェル（２００ａ）とデ
ィープ（Ｄｅｅｐ）でＰ型ウェル（２００ｂ）の２種類
で形成される。各ｎ型ホトダイオード（ＰＤ）の表面に
は通常初期バイアス印加のためのｐ+ 型薄膜（３００）
が形成され、前記チャネルストップ領域（ＣＳＴ）下方
に記載された文字ｐ+はチャネルストップイオンを示し
たものである。
【０００９】図６は図４のＢ−Ｂ’線断面図で、図５の
ようにｎ型基板（１００）上にＰ型ウェル（２００）が
形成され、偶数水平ラインに形成したｎ型ホトダイオー
ド（ＰＤ）とｎ型ＶＣＣＤ領域（ＶＣＣＤ）がチャネル
ストップ領域（ＣＳＴ）を通じて所定間隔をおいて連結
された状態が連続配列され、各ＶＣＣＤ領域（ＶＣＣ
Ｄ）の表面上方には第４ＶＣＣＤクロック信号（Ｖφ
4 ）が印加する偶数ゲート電極（ＰＧ2 ）の第１偶数ゲ
ート電極（ＰＧ2a）を形成したものである。ここでも、
図５のようにｎ型ホトダイオード（ＰＤ）の表面には通
常のｐ+ 型薄膜（３００）が形成され、前記チャネルス
トップ領域（ＣＳＴ）の下方に記載された文字ｐ+ はチ
ャネルストップのためのｐ+ 型イオンであり、Ｐ型ウェ
ル（２００）はＯＦＤ電圧調節のためのセローＰ型ウェ
ル（２００ａ）とディープＰ型ウェル（２００ｂ）と構
成される。
ようにｎ型基板（１００）上にＰ型ウェル（２００）が
形成され、偶数水平ラインに形成したｎ型ホトダイオー
ド（ＰＤ）とｎ型ＶＣＣＤ領域（ＶＣＣＤ）がチャネル
ストップ領域（ＣＳＴ）を通じて所定間隔をおいて連結
された状態が連続配列され、各ＶＣＣＤ領域（ＶＣＣ
Ｄ）の表面上方には第４ＶＣＣＤクロック信号（Ｖφ
4 ）が印加する偶数ゲート電極（ＰＧ2 ）の第１偶数ゲ
ート電極（ＰＧ2a）を形成したものである。ここでも、
図５のようにｎ型ホトダイオード（ＰＤ）の表面には通
常のｐ+ 型薄膜（３００）が形成され、前記チャネルス
トップ領域（ＣＳＴ）の下方に記載された文字ｐ+ はチ
ャネルストップのためのｐ+ 型イオンであり、Ｐ型ウェ
ル（２００）はＯＦＤ電圧調節のためのセローＰ型ウェ
ル（２００ａ）とディープＰ型ウェル（２００ｂ）と構
成される。
【００１０】したがって、奇数水平ラインに形成したｎ
型ホトダイオード（ＰＤ）のトランスファーゲート（Ｔ
Ｇ1 ）は奇数ゲート電極（ＰＧ1 ）の第２奇数ゲート電
極（ＰＧ1b）に印加する第１ＶＣＣＤクロック信号（Ｖ
φ1 ）にのみよって駆動され、偶数水平ラインに形成さ
れたｎ型ホトダイオード（ＰＤ）のトランスファーゲー
ト（ＴＧ2 ）は偶数ゲート電極（ＰＧ2 ）の第２偶数ゲ
ート電極（ＰＧ2b）に印加する第３ＶＣＣＤクロック信
号（Ｖφ3 ）にのみよって駆動される。
型ホトダイオード（ＰＤ）のトランスファーゲート（Ｔ
Ｇ1 ）は奇数ゲート電極（ＰＧ1 ）の第２奇数ゲート電
極（ＰＧ1b）に印加する第１ＶＣＣＤクロック信号（Ｖ
φ1 ）にのみよって駆動され、偶数水平ラインに形成さ
れたｎ型ホトダイオード（ＰＤ）のトランスファーゲー
ト（ＴＧ2 ）は偶数ゲート電極（ＰＧ2 ）の第２偶数ゲ
ート電極（ＰＧ2b）に印加する第３ＶＣＣＤクロック信
号（Ｖφ3 ）にのみよって駆動される。
【００１１】奇数ゲート電極（ＰＧ1 ）の第１奇数ゲー
ト電極（ＰＧ1a）に印加する第２ＶＣＣＤクロック信号
（Ｖφ2 ）と偶数ゲート電極（ＰＧ2 ）の第１偶数ゲー
ト電極（ＰＧ2a）に印加する第４ＶＣＣＤクロック信号
（Ｖφ4 ）は、単に各奇数水平ライン及び偶数水平ライ
ンに形成したｎ型ホトダイオード（ＰＤ）から電送する
映像信号電荷をＨＣＣＤ（Ｈｏｒｉｚｏｎｔａｌ Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）領域（ＨＣ
ＣＤ）を向かって移動させる役割のみをする。
ト電極（ＰＧ1a）に印加する第２ＶＣＣＤクロック信号
（Ｖφ2 ）と偶数ゲート電極（ＰＧ2 ）の第１偶数ゲー
ト電極（ＰＧ2a）に印加する第４ＶＣＣＤクロック信号
（Ｖφ4 ）は、単に各奇数水平ライン及び偶数水平ライ
ンに形成したｎ型ホトダイオード（ＰＤ）から電送する
映像信号電荷をＨＣＣＤ（Ｈｏｒｉｚｏｎｔａｌ Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）領域（ＨＣ
ＣＤ）を向かって移動させる役割のみをする。
【００１２】以下、従来ＣＣＤ映像センサーの動作を図
７乃至図９を参照して説明する。図７は４段階である第
１及至第４ＶＣＣＤクロック信号（Ｖφ1 −Ｖφ4 ）の
タイミング図を示したもので、各クロック信号は奇数及
び偶数フィールドで構成された２フィールドと構成され
ている。図７中奇数フィールドで奇数ゲート電極（ＰＧ
1 ）の第２奇数ゲート電極（ＰＧ1b）に印加する第１Ｖ
ＣＣＤクロック信号（Ｖφ1a）にはハイレベル状態のト
ランスファーゲート駆動電圧（Ｖ2a）が含まれている。
７乃至図９を参照して説明する。図７は４段階である第
１及至第４ＶＣＣＤクロック信号（Ｖφ1 −Ｖφ4 ）の
タイミング図を示したもので、各クロック信号は奇数及
び偶数フィールドで構成された２フィールドと構成され
ている。図７中奇数フィールドで奇数ゲート電極（ＰＧ
1 ）の第２奇数ゲート電極（ＰＧ1b）に印加する第１Ｖ
ＣＣＤクロック信号（Ｖφ1a）にはハイレベル状態のト
ランスファーゲート駆動電圧（Ｖ2a）が含まれている。
【００１３】まず、図７の奇数フィールドで第１及至第
４ＶＣＣＤクロック信号（Ｖφ1 −Ｖφ4 ）が同時に印
加すると、各奇数水平ラインに形成したｎ型ホトダイオ
ード（ＰＤ）の各トランスファーゲート（ＴＧ1 ）は第
１ＶＣＣＤクロック信号（Ｖφ1 ）に含まれたトランス
ファーゲート駆動電圧（Ｖ1 ）によって同時にオンされ
る。これによってｎ型ホトダイオード（ＰＤ）で生成し
た映像信号電荷はひとつのｎ型ＶＣＣＤ領域（ＶＣＣ
Ｄ）に移動し、ＶＣＣＤクロッキング動作によりｎ型Ｈ
ＣＣＤ領域（ＨＣＣＤ）を向かって移動する。ここで、
図８は図７の単位区間（Ｋ）においての第１及び第４Ｖ
ＣＣＤクロック信号（Ｖφ1 −Ｖφ4 ）として印加する
パルス波形図を示したものである。図８のようなクロッ
キング動作によりｎ型ホトダイオード（ＰＤ）からの電
送した映像信号電荷はｎ型ＨＣＣＤ領域（ＨＣＣＤ）に
向かって垂直方向に移動する。この時、奇数水平ライン
の下方に形成した奇数ゲート電極（ＰＧ1 ）の第１奇数
ゲート電極（ＰＧ1a）によって印加する第２ＶＣＣＤク
ロック信号（Ｖφ2 ）は、単に前記第１ＶＣＣＤクロッ
ク信号（Ｖφ1 ）により奇数水平ラインのｎ型ホトダイ
オード（ＰＤ）から電送される映像信号電荷を第１ＶＣ
ＣＤクロック信号（Ｖφ1 ）とともにｎ型ＨＣＣＤ領域
（ＨＣＣＤ）を向かって移動する役割のみをする。
４ＶＣＣＤクロック信号（Ｖφ1 −Ｖφ4 ）が同時に印
加すると、各奇数水平ラインに形成したｎ型ホトダイオ
ード（ＰＤ）の各トランスファーゲート（ＴＧ1 ）は第
１ＶＣＣＤクロック信号（Ｖφ1 ）に含まれたトランス
ファーゲート駆動電圧（Ｖ1 ）によって同時にオンされ
る。これによってｎ型ホトダイオード（ＰＤ）で生成し
た映像信号電荷はひとつのｎ型ＶＣＣＤ領域（ＶＣＣ
Ｄ）に移動し、ＶＣＣＤクロッキング動作によりｎ型Ｈ
ＣＣＤ領域（ＨＣＣＤ）を向かって移動する。ここで、
図８は図７の単位区間（Ｋ）においての第１及び第４Ｖ
ＣＣＤクロック信号（Ｖφ1 −Ｖφ4 ）として印加する
パルス波形図を示したものである。図８のようなクロッ
キング動作によりｎ型ホトダイオード（ＰＤ）からの電
送した映像信号電荷はｎ型ＨＣＣＤ領域（ＨＣＣＤ）に
向かって垂直方向に移動する。この時、奇数水平ライン
の下方に形成した奇数ゲート電極（ＰＧ1 ）の第１奇数
ゲート電極（ＰＧ1a）によって印加する第２ＶＣＣＤク
ロック信号（Ｖφ2 ）は、単に前記第１ＶＣＣＤクロッ
ク信号（Ｖφ1 ）により奇数水平ラインのｎ型ホトダイ
オード（ＰＤ）から電送される映像信号電荷を第１ＶＣ
ＣＤクロック信号（Ｖφ1 ）とともにｎ型ＨＣＣＤ領域
（ＨＣＣＤ）を向かって移動する役割のみをする。
【００１４】図７の偶数フィールドで第１及び第４ＶＣ
ＣＤクロック信号（Ｖφ1−Ｖφ4）が同時に印加する
と、第３ＶＣＣＤクロック信号（Ｖφ3 ）に含まれたト
ランスファーゲート駆動電圧（Ｖ2a）によって各偶数水
平ラインに形成されたｎ型ホトダイオード（ＰＤ）の各
トランスファーゲート（ＴＧ2 ）はオンされる。このよ
うに偶数水平ラインに形成したｎ型ホトダイオード（Ｐ
Ｄ）で生成した映像信号電荷は、奇数フィールドの場合
の同じに図８のようなクロッキング動作によりｎ型ＨＣ
ＣＤ領域（ＨＣＣＤ）を向かって垂直方向に移動する。
ＣＤクロック信号（Ｖφ1−Ｖφ4）が同時に印加する
と、第３ＶＣＣＤクロック信号（Ｖφ3 ）に含まれたト
ランスファーゲート駆動電圧（Ｖ2a）によって各偶数水
平ラインに形成されたｎ型ホトダイオード（ＰＤ）の各
トランスファーゲート（ＴＧ2 ）はオンされる。このよ
うに偶数水平ラインに形成したｎ型ホトダイオード（Ｐ
Ｄ）で生成した映像信号電荷は、奇数フィールドの場合
の同じに図８のようなクロッキング動作によりｎ型ＨＣ
ＣＤ領域（ＨＣＣＤ）を向かって垂直方向に移動する。
【００１５】この時、偶数水平ラインの下方に形成する
偶数ゲート電極（ＰＧ2 ）の第１偶数ゲート電極（ＰＧ
2a）を通じて印加する第４ＶＣＣＤクロック信号（Ｖφ
4 ）は、前記第３ＶＣＣＤクロック信号（Ｖφ3）によ
って偶数水平ラインに形成した各ｎ型ホトダイオード
（ＰＤ）から電送される映像信号電荷をｎ型ＨＣＣＤ領
域（ＨＣＣＤ）に電送する役割のみする。このように、
４段階のＶＣＣＤクロック信号を使用すれば、２段階の
ＶＣＣＤクロック信号を使用する場合よりも多い量の映
像信号電荷量が電送できる。
偶数ゲート電極（ＰＧ2 ）の第１偶数ゲート電極（ＰＧ
2a）を通じて印加する第４ＶＣＣＤクロック信号（Ｖφ
4 ）は、前記第３ＶＣＣＤクロック信号（Ｖφ3）によ
って偶数水平ラインに形成した各ｎ型ホトダイオード
（ＰＤ）から電送される映像信号電荷をｎ型ＨＣＣＤ領
域（ＨＣＣＤ）に電送する役割のみする。このように、
４段階のＶＣＣＤクロック信号を使用すれば、２段階の
ＶＣＣＤクロック信号を使用する場合よりも多い量の映
像信号電荷量が電送できる。
【００１６】前記動作説明によれば、図７のような４段
階ＶＣＣＤクロック信号である第１及至第４ＶＣＣＤク
ロック信号（Ｖφ1 −Ｖφ2 ）によって、まず、奇数水
平ラインに配列したｎ型ホトダイオード（ＰＤ）の映像
信号電荷がｎ型ＶＣＣＤ領域（ＶＣＣＤ）及びｎ型ＨＣ
ＣＤ領域（ＨＣＣＤ）を通じて画面に順次走査される。
このような方式をインターレース走査方式という。図３
のように奇数水平ラインに配列したｎ型ホトダイオード
（ＰＤ）の信号電荷を１といい、偶数水平ラインに配列
されたｎ型ホトダイオード（ＰＤ）の信号電荷を２とい
うとき、前記映像信号電荷１，２によってディスプレー
される各ピクセルで構成されるひとつの画面（１フレー
ム）の状態を図９のように示すことができる。しかしな
がら、上述の従来技術は次の通り問題点が発生する。
階ＶＣＣＤクロック信号である第１及至第４ＶＣＣＤク
ロック信号（Ｖφ1 −Ｖφ2 ）によって、まず、奇数水
平ラインに配列したｎ型ホトダイオード（ＰＤ）の映像
信号電荷がｎ型ＶＣＣＤ領域（ＶＣＣＤ）及びｎ型ＨＣ
ＣＤ領域（ＨＣＣＤ）を通じて画面に順次走査される。
このような方式をインターレース走査方式という。図３
のように奇数水平ラインに配列したｎ型ホトダイオード
（ＰＤ）の信号電荷を１といい、偶数水平ラインに配列
されたｎ型ホトダイオード（ＰＤ）の信号電荷を２とい
うとき、前記映像信号電荷１，２によってディスプレー
される各ピクセルで構成されるひとつの画面（１フレー
ム）の状態を図９のように示すことができる。しかしな
がら、上述の従来技術は次の通り問題点が発生する。
【００１７】前記非インターレース走査方式のＣＣＤ映
像センサーは、ＮＴＳＣ方式、またはＰＡＬ方式のＴＶ
放送に広く使用されるが、光検出器の列ごとにＶＣＣＤ
領域が位置するので、ＣＣＤ映像センサーの全くのチー
プ面積中映像信号とは関係ないＶＣＣＤ領域が占有する
面積のがかなり大きい。もう一度云えば、光検出器とＶ
ＣＣＤ領域及びＨＣＣＤ領域の、両者が２次元の平面上
に構成されるから、この点により光検出器の占有面積、
すなわちフィールフェクター（Ｆｉｌｌ Ｆａｃｔｏ
ｒ）が減少した。したがって、画面の解像度を高めるの
には限界があった。
像センサーは、ＮＴＳＣ方式、またはＰＡＬ方式のＴＶ
放送に広く使用されるが、光検出器の列ごとにＶＣＣＤ
領域が位置するので、ＣＣＤ映像センサーの全くのチー
プ面積中映像信号とは関係ないＶＣＣＤ領域が占有する
面積のがかなり大きい。もう一度云えば、光検出器とＶ
ＣＣＤ領域及びＨＣＣＤ領域の、両者が２次元の平面上
に構成されるから、この点により光検出器の占有面積、
すなわちフィールフェクター（Ｆｉｌｌ Ｆａｃｔｏ
ｒ）が減少した。したがって、画面の解像度を高めるの
には限界があった。
【００１８】
【発明が解決しようとする課題】本発明は上述の問題点
を解決するためのもので、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造を利用して表面は全くＮ
型受光部を構成し、かつ電送部であるＮ型ＶＣＣＤ（Ｖ
ｅｒｔｉｃａｌ Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅｖ
ｉｃｅ）とＨＣＣＤ（Ｈｏｒｉｚｏｎｔａｌ Ｃｈａｒ
ｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）は受光部下方に
立体形成しているＮ型受光部のフィ−ルフェクターを極
大化させることができる３次元ＣＣＤ映像センサーを提
供するにその目的がある。
を解決するためのもので、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造を利用して表面は全くＮ
型受光部を構成し、かつ電送部であるＮ型ＶＣＣＤ（Ｖ
ｅｒｔｉｃａｌ Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅｖ
ｉｃｅ）とＨＣＣＤ（Ｈｏｒｉｚｏｎｔａｌ Ｃｈａｒ
ｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）は受光部下方に
立体形成しているＮ型受光部のフィ−ルフェクターを極
大化させることができる３次元ＣＣＤ映像センサーを提
供するにその目的がある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、シリコン基板上に所定の厚さで酸化膜
を形成してＳＯＩ構造を作り、この酸化膜上に所定のク
ロック信号を印加のために相互所定の間隔を有して一定
の順序ごとに形成する複数のゲートポリシリコン酸化膜
を連続配列させ、この複数のゲートポリシリコン酸化膜
上には、所定の厚さのＰ型エピタキシャル層を形成し、
このＰ型エピタキシャル層の表面部位と基低部位には、
各々Ｎ型ホトダイオードとＮ型ＶＣＣＤ領域とが相互対
称となる形態が連続配列し、各Ｎ型ホトダイオードとＮ
型ＶＣＣＤ領域との間のＰ型エピタキシャル層には、光
信号電荷が移動する所定の面積の電荷電送通路を除外し
たｐ+ 型電荷電送障壁を形成し、表面に形成する前記複
数のＮ型ホトダイオードは相互間に一定の間隔を持ち、
この一定の間隔内にはｐ+ 型チャネルストップ領域を形
成し、このｐ+ 型チャネルストップ領域上には光の入射
を遮断する金属光遮断層を形成する。
めに、本発明は、シリコン基板上に所定の厚さで酸化膜
を形成してＳＯＩ構造を作り、この酸化膜上に所定のク
ロック信号を印加のために相互所定の間隔を有して一定
の順序ごとに形成する複数のゲートポリシリコン酸化膜
を連続配列させ、この複数のゲートポリシリコン酸化膜
上には、所定の厚さのＰ型エピタキシャル層を形成し、
このＰ型エピタキシャル層の表面部位と基低部位には、
各々Ｎ型ホトダイオードとＮ型ＶＣＣＤ領域とが相互対
称となる形態が連続配列し、各Ｎ型ホトダイオードとＮ
型ＶＣＣＤ領域との間のＰ型エピタキシャル層には、光
信号電荷が移動する所定の面積の電荷電送通路を除外し
たｐ+ 型電荷電送障壁を形成し、表面に形成する前記複
数のＮ型ホトダイオードは相互間に一定の間隔を持ち、
この一定の間隔内にはｐ+ 型チャネルストップ領域を形
成し、このｐ+ 型チャネルストップ領域上には光の入射
を遮断する金属光遮断層を形成する。
【００２０】
【実施例】本発明の実施一例１０乃至図１５を参照して
詳述する。図１０は本発明による３次元ＣＣＤ映像セン
サーの平面図で、表面には、光を受光するための受光部
として複数のＮ型ホトダイオード（ＰＤ）が互いに所定
の間隔をおいて形成されている。ここで、垂直方向の点
線は各列のＮ型ホトダイオード（ＰＤ）から生成した光
の信号電荷が所定のクロッキング動作により下方に形成
したＮ型ＶＣＣＤ領域（ＶＣＣＤ）を通じてＮ型ＨＣＣ
Ｄ領域（ＨＣＣＤ）（図示されず）に流れる状態であ
り、水平方向の点線は各Ｎ型ＶＣＣＤ領域（ＶＣＣＤ）
からの信号電荷を所定のクロッキング動作によりＮ型Ｈ
ＣＣＤ領域（ＨＣＣＤ）がセンス増幅器（ＳＡ：Ｓｅｎ
ｓｅ Ａｍｐｌｉｆｉｅｒ）に伝達する形態を示したも
のである。また斜線で表示した部分はｐ+ 型チャネルス
トップ領域（ＣＳＴ）を示したものである。
詳述する。図１０は本発明による３次元ＣＣＤ映像セン
サーの平面図で、表面には、光を受光するための受光部
として複数のＮ型ホトダイオード（ＰＤ）が互いに所定
の間隔をおいて形成されている。ここで、垂直方向の点
線は各列のＮ型ホトダイオード（ＰＤ）から生成した光
の信号電荷が所定のクロッキング動作により下方に形成
したＮ型ＶＣＣＤ領域（ＶＣＣＤ）を通じてＮ型ＨＣＣ
Ｄ領域（ＨＣＣＤ）（図示されず）に流れる状態であ
り、水平方向の点線は各Ｎ型ＶＣＣＤ領域（ＶＣＣＤ）
からの信号電荷を所定のクロッキング動作によりＮ型Ｈ
ＣＣＤ領域（ＨＣＣＤ）がセンス増幅器（ＳＡ：Ｓｅｎ
ｓｅ Ａｍｐｌｉｆｉｅｒ）に伝達する形態を示したも
のである。また斜線で表示した部分はｐ+ 型チャネルス
トップ領域（ＣＳＴ）を示したものである。
【００２１】図１１は図１０で領域ｐのレイアウト図
で、ゲート電極として第１及至第４ゲートポリシリコン
膜（ＰＧ1−ＰＧ4）が一定の間隔をおいて水平方向に順
次形成する形態を連続配列し、この４個のゲートポリシ
リコン膜（ＰＧ1−ＰＧ4）と直交する方向にＮ型ＶＣＣ
Ｄ領域（ＶＣＣＤ）が一定の間隔をおいて連続形成し、
図示しないが、前記Ｎ型ホトダイオード（ＰＤ）とＮ型
ＶＣＣＤ領域（ＶＣＣＤ）の間には、信号電荷電送通路
（ＣＴＰ）以外のｐ+ 型電荷電送障壁が形成した状態で
ある。
で、ゲート電極として第１及至第４ゲートポリシリコン
膜（ＰＧ1−ＰＧ4）が一定の間隔をおいて水平方向に順
次形成する形態を連続配列し、この４個のゲートポリシ
リコン膜（ＰＧ1−ＰＧ4）と直交する方向にＮ型ＶＣＣ
Ｄ領域（ＶＣＣＤ）が一定の間隔をおいて連続形成し、
図示しないが、前記Ｎ型ホトダイオード（ＰＤ）とＮ型
ＶＣＣＤ領域（ＶＣＣＤ）の間には、信号電荷電送通路
（ＣＴＰ）以外のｐ+ 型電荷電送障壁が形成した状態で
ある。
【００２２】また第１ゲートポリシリコン膜（ＰＧ1 ）
は、各奇数水平ラインのＮ型ホトダイオード（ＰＤ）の
下方に形成し、第３ゲートポリシリコン膜（ＰＧ3 ）は
偶数水平ラインのＮ型ホトダイオード（ＰＤ）の下方に
形成し、かつ第２，第４ゲートポリシリコン膜（ＰＧ
2 ）（ＰＧ4 ）は、各奇数水平ラインのＮ型ホトダイオ
ード（ＰＤ）と各偶数水平ラインのＮ型ホトダイオード
（ＰＤ）間に形成する。ここで、符号Ｖφ1 −Ｖφ4 は
各々ゲートポリシリコン膜（ＰＧ1 −ＰＧ4 ）に印加す
る第１及至第４ＶＣＣＤクロック信号である。
は、各奇数水平ラインのＮ型ホトダイオード（ＰＤ）の
下方に形成し、第３ゲートポリシリコン膜（ＰＧ3 ）は
偶数水平ラインのＮ型ホトダイオード（ＰＤ）の下方に
形成し、かつ第２，第４ゲートポリシリコン膜（ＰＧ
2 ）（ＰＧ4 ）は、各奇数水平ラインのＮ型ホトダイオ
ード（ＰＤ）と各偶数水平ラインのＮ型ホトダイオード
（ＰＤ）間に形成する。ここで、符号Ｖφ1 −Ｖφ4 は
各々ゲートポリシリコン膜（ＰＧ1 −ＰＧ4 ）に印加す
る第１及至第４ＶＣＣＤクロック信号である。
【００２３】図１２は図１１のＡ−Ａ’線断面図で、シ
リコン基板（Ｓｉ）上にＳＯＩ構造のための酸化膜（Ｏ
Ｌ1 ）が形成され、この酸化膜上には第１ＶＣＣＤクロ
ック信号（Ｖφ1 ）の印加のための第１ゲートポリシリ
コン膜（ＰＧ1 ）とゲート酸化膜（ＯＬ2 ）が順次形成
され、前記ゲート酸化膜（ＯＬ2 ）上に所定厚さのＰ型
エピタキシャル層（Ｐ−ＥＰｉ）が形成され、このＰ型
エピタキシャル層（Ｐ−ＥＰｉ）の表面と裏面とは奇数
水平ラインに形成したＮ型ホトダイオード（ＰＤ）と奇
数及び偶数垂直ラインに形成したＮ型ＶＣＣＤ領域（Ｖ
ＣＣＤ）を互いに対称に形成し、各Ｎ型ホトダイオード
（ＰＤ）とＮ型ＶＣＣＤ領域（ＶＣＣＤ）間には、光の
信号電荷が移動する電荷電送通路（ＣＴＰ）を、残りの
位置には電気的に接地するｐ+ 型電荷電送障壁（ＣＴ
Ｂ）を形成し、各ｐ+ 型チャネルストップ領域（ＣＳ
Ｔ）上には光の入射を遮断するための光遮断層（ＬＢ
Ｌ）を形成する。
リコン基板（Ｓｉ）上にＳＯＩ構造のための酸化膜（Ｏ
Ｌ1 ）が形成され、この酸化膜上には第１ＶＣＣＤクロ
ック信号（Ｖφ1 ）の印加のための第１ゲートポリシリ
コン膜（ＰＧ1 ）とゲート酸化膜（ＯＬ2 ）が順次形成
され、前記ゲート酸化膜（ＯＬ2 ）上に所定厚さのＰ型
エピタキシャル層（Ｐ−ＥＰｉ）が形成され、このＰ型
エピタキシャル層（Ｐ−ＥＰｉ）の表面と裏面とは奇数
水平ラインに形成したＮ型ホトダイオード（ＰＤ）と奇
数及び偶数垂直ラインに形成したＮ型ＶＣＣＤ領域（Ｖ
ＣＣＤ）を互いに対称に形成し、各Ｎ型ホトダイオード
（ＰＤ）とＮ型ＶＣＣＤ領域（ＶＣＣＤ）間には、光の
信号電荷が移動する電荷電送通路（ＣＴＰ）を、残りの
位置には電気的に接地するｐ+ 型電荷電送障壁（ＣＴ
Ｂ）を形成し、各ｐ+ 型チャネルストップ領域（ＣＳ
Ｔ）上には光の入射を遮断するための光遮断層（ＬＢ
Ｌ）を形成する。
【００２４】図１３は図１１のＢ−Ｂ’線断面図で、図
１２とほとんど同一で、奇数垂直ラインに形成したＮ型
ＶＣＣＤ領域（ＶＣＣＤ）の下方に、これと直交する方
向に第１乃至第４ゲートポリシリコン膜（ＰＧ1 ）（Ｐ
Ｇ2 ）を形成している。
１２とほとんど同一で、奇数垂直ラインに形成したＮ型
ＶＣＣＤ領域（ＶＣＣＤ）の下方に、これと直交する方
向に第１乃至第４ゲートポリシリコン膜（ＰＧ1 ）（Ｐ
Ｇ2 ）を形成している。
【００２５】図１４は図１１のＣ−Ｃ’線断面図で、図
１３とほとんど同一で、電荷電送通路（ＣＴＰ）がない
部分は全部ｐ+ 型電荷電送障壁（ＣＴＢ）を形成してい
る。
１３とほとんど同一で、電荷電送通路（ＣＴＰ）がない
部分は全部ｐ+ 型電荷電送障壁（ＣＴＢ）を形成してい
る。
【００２６】図１５は本発明の３次元ＣＣＤ映像センサ
ーのＮ型ＨＣＣＤの詳細な図である。このＮ型ＨＣＣＤ
はＮ型ホトダイオード（ＰＤ3 ）の配列の終端部に形成
される。Ｎ型ＨＣＣＤには第１ポリシリコン膜（Ｐ1 ）
と第２ポリシリコン膜（Ｐ2）が含まれている。信号電
送のために第１ポリシリコン膜（Ｐ1 ）に、前記第２ポ
リシリコン膜（Ｐ1 ）より濃くＮ型イオンドーピングを
行う。勿論、第１，第２ポリシリコン膜（Ｐ1）（Ｐ2）
は、同一成分のポリシリコンで形成し、同一のクロック
信号（Ｈφ1 またはＨφ2 ）を印加する。
ーのＮ型ＨＣＣＤの詳細な図である。このＮ型ＨＣＣＤ
はＮ型ホトダイオード（ＰＤ3 ）の配列の終端部に形成
される。Ｎ型ＨＣＣＤには第１ポリシリコン膜（Ｐ1 ）
と第２ポリシリコン膜（Ｐ2）が含まれている。信号電
送のために第１ポリシリコン膜（Ｐ1 ）に、前記第２ポ
リシリコン膜（Ｐ1 ）より濃くＮ型イオンドーピングを
行う。勿論、第１，第２ポリシリコン膜（Ｐ1）（Ｐ2）
は、同一成分のポリシリコンで形成し、同一のクロック
信号（Ｈφ1 またはＨφ2 ）を印加する。
【００２７】このような３次元ＣＣＤ映像センサーの製
造行程を部分断面図である図１６乃至図２５を参照して
説明する。シリコン基板（１）上に酸化膜（２）を所定
の厚さ成長させてＳＯＩ構造を形成し、図１７のよう
に、酸化膜（２）上にＮ型ＶＣＣＤ領域（ＶＣＣＤ）へ
のクロック信号印加のための複数のゲートポリシリコン
膜（３）を形成する。ついで図１８のように全表面にわ
たってゲート酸化膜（４）を薄く形成し、図１９のよう
にゲート酸化膜（４）の所定の部位にＮ+ 型イオン膜
（５）を低いエネルギで一定の厚さで蒸着（ｄｅｐｏｓ
ｉｔｉｏｎ）させる。ついで図２０のように前記ゲート
酸化膜（４）を基礎としてＰ型エピタキシャル層（６）
を形成する。この時Ｎ+ 型イオン膜（５）は拡散してＮ
型ＶＣＣＤ領域（７）が作られる。ついで図２１のよう
に前記Ｐ型エピタキシャル層（６）の表面中前記Ｎ型Ｖ
ＣＣＤ領域（７）の上方中央部位の外の残り部位に、ｐ
+ 型イオンを注入してｐ+ 型薄膜（８）を形成する。こ
の時Ｎ型ＶＣＣＤ領域（７）の残った上方部位は、以後
電荷電送通路として使用され、ｐ+ 型薄膜（８）は電荷
電送障壁として使用される。
造行程を部分断面図である図１６乃至図２５を参照して
説明する。シリコン基板（１）上に酸化膜（２）を所定
の厚さ成長させてＳＯＩ構造を形成し、図１７のよう
に、酸化膜（２）上にＮ型ＶＣＣＤ領域（ＶＣＣＤ）へ
のクロック信号印加のための複数のゲートポリシリコン
膜（３）を形成する。ついで図１８のように全表面にわ
たってゲート酸化膜（４）を薄く形成し、図１９のよう
にゲート酸化膜（４）の所定の部位にＮ+ 型イオン膜
（５）を低いエネルギで一定の厚さで蒸着（ｄｅｐｏｓ
ｉｔｉｏｎ）させる。ついで図２０のように前記ゲート
酸化膜（４）を基礎としてＰ型エピタキシャル層（６）
を形成する。この時Ｎ+ 型イオン膜（５）は拡散してＮ
型ＶＣＣＤ領域（７）が作られる。ついで図２１のよう
に前記Ｐ型エピタキシャル層（６）の表面中前記Ｎ型Ｖ
ＣＣＤ領域（７）の上方中央部位の外の残り部位に、ｐ
+ 型イオンを注入してｐ+ 型薄膜（８）を形成する。こ
の時Ｎ型ＶＣＣＤ領域（７）の残った上方部位は、以後
電荷電送通路として使用され、ｐ+ 型薄膜（８）は電荷
電送障壁として使用される。
【００２８】図２２のようにｐ+ 薄膜が形成されたｐ+
型薄膜（８）の表面を基礎として前記第１Ｐ型エピタキ
シャル層（６）と同一成分の第２Ｐ型エピタキシャル層
（６ａ）を成長させる。結局前記ｐ+ 型薄膜（８）はＰ
型エピタキシャル層（６）内に埋没する。
型薄膜（８）の表面を基礎として前記第１Ｐ型エピタキ
シャル層（６）と同一成分の第２Ｐ型エピタキシャル層
（６ａ）を成長させる。結局前記ｐ+ 型薄膜（８）はＰ
型エピタキシャル層（６）内に埋没する。
【００２９】図２４のように、前記第２Ｐ型エピタキシ
ャル層（６ａ）の表面中前記Ｎ型ＶＣＣＤ領域（７）の
上方部位にＮ型イオンを注入してＮ型ホトダイオード
（１０）を形成する。したがって２次元表面上では光を
受光するための複数のＮ型ホトダイオード（１０）のみ
が一定の間隔をおいて配列され、各Ｎ型ホトダイオード
（１０）の下方にはこれと対応するＮ型ＶＣＣＤ領域
（７）が配列する形態になる。
ャル層（６ａ）の表面中前記Ｎ型ＶＣＣＤ領域（７）の
上方部位にＮ型イオンを注入してＮ型ホトダイオード
（１０）を形成する。したがって２次元表面上では光を
受光するための複数のＮ型ホトダイオード（１０）のみ
が一定の間隔をおいて配列され、各Ｎ型ホトダイオード
（１０）の下方にはこれと対応するＮ型ＶＣＣＤ領域
（７）が配列する形態になる。
【００３０】図２５のように、前記ｐ+ 型チャネルスト
ップ層（９）上には光の入射を遮断するための光遮断層
として金属薄膜（１１）を形成する。図１６〜図２５の
製造工程は本発明による３次元ＣＣＤ映像センサーの一
部断面図である図１０〜図１５の構造を完成するための
ものであり、他の部分はほとんど類似するから以下省略
とする。
ップ層（９）上には光の入射を遮断するための光遮断層
として金属薄膜（１１）を形成する。図１６〜図２５の
製造工程は本発明による３次元ＣＣＤ映像センサーの一
部断面図である図１０〜図１５の構造を完成するための
ものであり、他の部分はほとんど類似するから以下省略
とする。
【００３１】上記の構成による３次元ＣＣＤ映像センサ
ーの動作を図１２のＤ−Ｄ’線とＥ−Ｅ’線による電位
プロファイル図である図２６，２７及び図２８，２９を
参照して説明する。本発明で使用する第１乃至第４クロ
ック信号（Ｖφ1−Ｖφ4）のタイミングとしては、前述
した先行技術のように図７及び図８のようなタイミング
図を使用した。上述のように図７は４段階（Ｐｈａｓ
ｅ）である第１乃至第４クロック信号（Ｖφ1−Ｖφ4）
を示したもので、各クロック信号は奇数フィールドと偶
数フィールドと構成される。図８は図７の単位区間を拡
大したもので、この区間での第１乃至第４クロック信号
（Ｖφ1−Ｖφ4）のパルス波形を示したものである。
ーの動作を図１２のＤ−Ｄ’線とＥ−Ｅ’線による電位
プロファイル図である図２６，２７及び図２８，２９を
参照して説明する。本発明で使用する第１乃至第４クロ
ック信号（Ｖφ1−Ｖφ4）のタイミングとしては、前述
した先行技術のように図７及び図８のようなタイミング
図を使用した。上述のように図７は４段階（Ｐｈａｓ
ｅ）である第１乃至第４クロック信号（Ｖφ1−Ｖφ4）
を示したもので、各クロック信号は奇数フィールドと偶
数フィールドと構成される。図８は図７の単位区間を拡
大したもので、この区間での第１乃至第４クロック信号
（Ｖφ1−Ｖφ4）のパルス波形を示したものである。
【００３２】まず、図１２のＤ−Ｄ’線による図２６，
２７とＥ−Ｅ’線による図２８に示したようにＮ型ホト
ダイオード（ＰＤ）に光が入射すると、このＮ型ホトダ
イオード（ＰＤ）の下方にはこれと相応する信号電荷が
貯蔵（Ｓｔｏｒｅ）する。この時の電位輪郭はＰ型エピ
タキシャル層（Ｐ−ＥＰｉ）の電荷電送通路（ＣＴＰ）
で高い障壁を形成する。これによってＮ型ホトダイオー
ド（ＰＤ）の下方に貯蔵された信号電荷はＮ型ＶＣＣＤ
領域（ＶＣＣＤ）へ伝達できない。ついで図８のような
タイミング図を有する第１及び第４クロック信号（Ｖφ
1−Ｖφ4）が、図１１のゲートポリシリコン膜（ＰＧ1
−ＰＧ4）にそれぞれ印加すると、奇数フィールドに含
まれた第１ＶＣＣＤクロック信号（Ｖφ1 ）の駆動電圧
（Ｖ1）によってＮ型ＶＣＣＤ領域（ＶＣＣＤ）の電位
は図２７のように大きく低下する。結局奇数水平ライン
に形成した各Ｎ型ホトダイオード（ＰＤ）に貯蔵した信
号電荷は電荷電送通路（ＣＴＰ）を通じて下方のＮ型Ｖ
ＣＣＤ領域（ＶＣＣＤ）に移動する。
２７とＥ−Ｅ’線による図２８に示したようにＮ型ホト
ダイオード（ＰＤ）に光が入射すると、このＮ型ホトダ
イオード（ＰＤ）の下方にはこれと相応する信号電荷が
貯蔵（Ｓｔｏｒｅ）する。この時の電位輪郭はＰ型エピ
タキシャル層（Ｐ−ＥＰｉ）の電荷電送通路（ＣＴＰ）
で高い障壁を形成する。これによってＮ型ホトダイオー
ド（ＰＤ）の下方に貯蔵された信号電荷はＮ型ＶＣＣＤ
領域（ＶＣＣＤ）へ伝達できない。ついで図８のような
タイミング図を有する第１及び第４クロック信号（Ｖφ
1−Ｖφ4）が、図１１のゲートポリシリコン膜（ＰＧ1
−ＰＧ4）にそれぞれ印加すると、奇数フィールドに含
まれた第１ＶＣＣＤクロック信号（Ｖφ1 ）の駆動電圧
（Ｖ1）によってＮ型ＶＣＣＤ領域（ＶＣＣＤ）の電位
は図２７のように大きく低下する。結局奇数水平ライン
に形成した各Ｎ型ホトダイオード（ＰＤ）に貯蔵した信
号電荷は電荷電送通路（ＣＴＰ）を通じて下方のＮ型Ｖ
ＣＣＤ領域（ＶＣＣＤ）に移動する。
【００３３】また偶数フィールドに含まれた第３ＶＣＣ
Ｄクロック信号（Ｖφ3 ）の駆動電圧（Ｖ2 ）によって
Ｎ型ＶＣＣＤ領域（ＶＣＣＤ）の電位もやはり大きく低
下するので、偶数水平ラインに形成した各Ｎ型ホトダイ
オード（ＰＤ）に貯蔵した信号電荷は電荷電送通路（Ｃ
ＴＰ）を通じてそのＮ型ＶＣＣＤ領域（ＶＣＣＤ）に移
動する。この時奇数水平ラインのＮ型ホトダイオード
（ＰＤ）と偶数水平ラインのＮ型ホトダイオード（Ｐ
Ｄ）間の下方に形成した第２及び第４ゲートポリシリコ
ン膜（ＰＧ2 ，ＰＧ4 ）に印加する第２及び第４ＶＣＣ
Ｄクロック信号（Ｖφ2 −Ｖφ4 ）は、第１及び第３Ｖ
ＣＣＤクロック信号（Ｖφ1−Ｖφ3）とともに信号電荷
を図１５のようにＮ型ＨＣＣＤ領域（ＨＣＣＤ）に向か
って円滑に移動させる役割をする。
Ｄクロック信号（Ｖφ3 ）の駆動電圧（Ｖ2 ）によって
Ｎ型ＶＣＣＤ領域（ＶＣＣＤ）の電位もやはり大きく低
下するので、偶数水平ラインに形成した各Ｎ型ホトダイ
オード（ＰＤ）に貯蔵した信号電荷は電荷電送通路（Ｃ
ＴＰ）を通じてそのＮ型ＶＣＣＤ領域（ＶＣＣＤ）に移
動する。この時奇数水平ラインのＮ型ホトダイオード
（ＰＤ）と偶数水平ラインのＮ型ホトダイオード（Ｐ
Ｄ）間の下方に形成した第２及び第４ゲートポリシリコ
ン膜（ＰＧ2 ，ＰＧ4 ）に印加する第２及び第４ＶＣＣ
Ｄクロック信号（Ｖφ2 −Ｖφ4 ）は、第１及び第３Ｖ
ＣＣＤクロック信号（Ｖφ1−Ｖφ3）とともに信号電荷
を図１５のようにＮ型ＨＣＣＤ領域（ＨＣＣＤ）に向か
って円滑に移動させる役割をする。
【００３４】こうして４段階であるＶＣＣＤクロック信
号を使用すれば、２段階であるＶＣＣＤクロック信号を
使用することよりも多量の映像信号電荷を得ることがで
き、電送できる。したがって、図９のように奇数水平ラ
インのＮ型ホトダイオード（ＰＤ）に貯蔵した映像信号
電荷が先に画面に走査され、ついで偶数水平ラインのＮ
型ホトダイオード（ＰＤ）に貯蔵した映像信号電荷が画
面走査される。
号を使用すれば、２段階であるＶＣＣＤクロック信号を
使用することよりも多量の映像信号電荷を得ることがで
き、電送できる。したがって、図９のように奇数水平ラ
インのＮ型ホトダイオード（ＰＤ）に貯蔵した映像信号
電荷が先に画面に走査され、ついで偶数水平ラインのＮ
型ホトダイオード（ＰＤ）に貯蔵した映像信号電荷が画
面走査される。
【００３５】
【発明の効果】以上のように本発明によれば、ＣＣＤ映
像センサーの２次元表面に光を受光するための受光部の
みを配列できるので、フィルファクタ（Ｆｉｌｌ Ｆａ
ｃｔｏｒ）を従来の２０％で８０％程度と向上できる。
したがって高解像度のＣＣＤ映像センサーの製造が可能
である。
像センサーの２次元表面に光を受光するための受光部の
みを配列できるので、フィルファクタ（Ｆｉｌｌ Ｆａ
ｃｔｏｒ）を従来の２０％で８０％程度と向上できる。
したがって高解像度のＣＣＤ映像センサーの製造が可能
である。
【図１】非インターレース走査方式を説明するための参
考図、
考図、
【図２】インターレース走査方式を説明するための参考
図、
図、
【図３】従来インターライン方式のＣＣＤ映像センサー
の構成図、
の構成図、
【図４】図３のレイアウト図、
【図５】図４のＡ−Ａ’線断面図、
【図６】図４のＢ−Ｂ’線断面図、
【図７】従来インターレース走査方式のＶＣＣＤクロッ
ク信号タイミング図、
ク信号タイミング図、
【図８】図７の単位区間パルス波形図、
【図９】従来インターレース走査方式によるひとつのフ
レームのピクセル構成図、
レームのピクセル構成図、
【図１０】本発明による３次元ＣＣＤ映像センサーの１
実施例の平面図、
実施例の平面図、
【図１１】本発明１実施例による３次元ＣＣＤ映像セン
サーのレイアウト図、
サーのレイアウト図、
【図１２】図１１のＡ−Ａ’線断面図、
【図１３】図１１のＢ−Ｂ’線断面図、
【図１４】図１１のＣ−Ｃ’線断面図、
【図１５】本発明１実施例による３次元ＣＣＤ映像セン
サーのｎ型ＨＣＣＤ領域の構成図、
サーのｎ型ＨＣＣＤ領域の構成図、
【図１６】〜
【図２５】本発明１実施例による３次元ＣＣＤ映像セン
サーを製造するための工程断面図、
サーを製造するための工程断面図、
【図２６】，
【図２７】図１２のＤ−Ｄ’線による電位プロファイル
図、
図、
【図２８】，
【図２９】図１２のＥ−Ｅ’線による電位プロファイル
図である。
図である。
ＰＤ Ｎ型ホトダイオード ＣＳＴ チャネルストップ ＳＡ センス増幅器 ＶＣＣＤ ｎ型ＶＣＣＤ領域 ＨＣＣＤ ｎ型ＨＣＣＤ領域 ＣＴＰ 電荷電送通路 ＣＴＢ 電荷電送障壁 ＰＧ1−ＰＧ4 ゲートポリシリコン膜 ＯＬ1−ＯＬ2 酸化膜 Ｓｉ シリコン基板 Ｐ−ＥＰｉ Ｐ型エピタキシャル層 ＬＢＬ 光遮断層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/14 - 27/148 H01L 29/762 - 29/768
Claims (5)
- 【請求項１】 基板上に所定の厚さで酸化膜を形成し、
この酸化膜上にクロック信号を加えるために所定の間隔
で複数のゲート電極を反復形成し、前記複数のゲート電
極を覆うゲート酸化膜を形成し、このゲート酸化膜上に
は、所定の厚さのＰ型エピタキシャル層を形成し、この
Ｐ型エピタキシャル層の表面部位と基低部位には、それ
ぞれ光を受光するためのＮ型受光部とこのＮ型受光部か
ら生成する光の信号電荷を入力するためのＮ型ＶＣＣＤ
領域とを互いに対称に形成する形態を連続的に配列し、
各Ｎ型受光部とこれと対応するＮ型ＶＣＣＤ領域との間
には光の信号電荷を電送する電荷電送通路の外に所定の
厚さのｐ+ 型電荷電送障壁を形成し、所定のクロック信
号が前記ゲート電極に印加されると、前記各Ｎ型受光部
の下方に蓄積した信号電荷はこれと対応するＮ型ＶＣＣ
Ｄ領域に移動するように構成したことを特徴とする３次
元ＣＣＤ映像センサー。 - 【請求項２】 前記複数のゲート電極は、４段階のクロ
ッキング動作を行うように、第１乃至第４ゲート電極と
なされ、これらの中第１ゲート電極を奇数ラインのＮ型
受光部の下方に形成し、第３ゲート電極を偶数ラインの
Ｎ型受光部の下方に形成し、第２及び第４ゲート電極は
奇数ラインのＮ型受光部領域間の下方に形成したことを
特徴とする前記第１項記載の３次元ＣＣＤ映像センサ
ー。 - 【請求項３】 ２次元の平面上に配列する複数のＮ型受
光部間にはｐ+ 型チャネルストップが形成され、このｐ
+ 型チャネルストップ層上には光遮断層を形成したこと
を特徴とする前記第１項記載の３次元ＣＣＤ映像センサ
ー。 - 【請求項４】 複数のゲート電極は、同じ成分のポリシ
リコンで形成したことを特徴とする前記第１項記載の３
次元ＣＣＤ映像センサー。 - 【請求項５】 Ｎ型受光部は、ＰＮ接合を利用したこと
を特徴とする前記第１項記載の３次元ＣＣＤ映像センサ
ー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10601/1990 | 1990-07-12 | ||
| KR1019900010601A KR930007532B1 (ko) | 1990-07-12 | 1990-07-12 | Soi 구조를 이용한 3차원 ccd 영상소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132513A JPH06132513A (ja) | 1994-05-13 |
| JP3218399B2 true JP3218399B2 (ja) | 2001-10-15 |
Family
ID=19301198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19746791A Expired - Lifetime JP3218399B2 (ja) | 1990-07-12 | 1991-07-12 | ３次元ｃｃｄ映像センサー |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5179428A (ja) |
| JP (1) | JP3218399B2 (ja) |
| KR (1) | KR930007532B1 (ja) |
| DE (1) | DE4123191C2 (ja) |
| FR (1) | FR2664743B1 (ja) |
| GB (1) | GB2246018B (ja) |
| NL (1) | NL194141C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513276A (en) * | 1994-06-02 | 1996-04-30 | The Board Of Regents Of The University Of Oklahoma | Apparatus and method for three-dimensional perspective imaging of objects |
| JP4235787B2 (ja) * | 2001-10-03 | 2009-03-11 | ソニー株式会社 | 固体撮像素子の製造方法 |
| JP3881888B2 (ja) * | 2001-12-27 | 2007-02-14 | セイコーエプソン株式会社 | 光デバイスの製造方法 |
| JP4039234B2 (ja) * | 2002-12-25 | 2008-01-30 | ソニー株式会社 | 固体撮像素子およびその電荷転送方法 |
| GB0330134D0 (en) * | 2003-12-30 | 2004-02-04 | Univ Liverpool | Charge coupled device |
| JP2008131169A (ja) * | 2006-11-17 | 2008-06-05 | Shimadzu Corp | 撮像素子およびそれを用いた撮像装置 |
| JP5309559B2 (ja) * | 2007-12-27 | 2013-10-09 | ソニー株式会社 | 固体撮像素子の製造方法 |
| JP5971106B2 (ja) | 2012-12-17 | 2016-08-17 | 株式会社デンソー | 光センサ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4213137A (en) * | 1976-11-16 | 1980-07-15 | Hughes Aircraft Company | Monolithic variable size detector |
| US4176369A (en) * | 1977-12-05 | 1979-11-27 | Rockwell International Corporation | Image sensor having improved moving target discernment capabilities |
| JPS5928065B2 (ja) * | 1980-03-26 | 1984-07-10 | 株式会社日立製作所 | 固体撮像素子の製造方法 |
| DE3169317D1 (en) * | 1980-03-31 | 1985-04-25 | Hughes Aircraft Co | Charge coupled device with buried channel stop |
| US4450464A (en) * | 1980-07-23 | 1984-05-22 | Matsushita Electric Industrial Co., Ltd. | Solid state area imaging apparatus having a charge transfer arrangement |
| GB2095905B (en) * | 1981-03-27 | 1985-01-16 | Philips Electronic Associated | Infra-red radiation imaging devices and methods for their manufacture |
| JPS5916472A (ja) * | 1982-07-19 | 1984-01-27 | Sharp Corp | 固体撮像装置 |
| GB2208256B (en) * | 1983-04-15 | 1989-07-26 | Philips Electronic Associated | Infra-red radiation imaging devices and systems |
-
1990
- 1990-07-12 KR KR1019900010601A patent/KR930007532B1/ko not_active IP Right Cessation
-
1991
- 1991-07-04 GB GB9114496A patent/GB2246018B/en not_active Expired - Lifetime
- 1991-07-10 FR FR919108690A patent/FR2664743B1/fr not_active Expired - Lifetime
- 1991-07-11 US US07/727,276 patent/US5179428A/en not_active Expired - Lifetime
- 1991-07-11 NL NL9101223A patent/NL194141C/nl not_active IP Right Cessation
- 1991-07-12 DE DE4123191A patent/DE4123191C2/de not_active Expired - Lifetime
- 1991-07-12 JP JP19746791A patent/JP3218399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003533A (ko) | 1992-02-29 |
| US5179428A (en) | 1993-01-12 |
| NL194141C (nl) | 2001-07-03 |
| FR2664743A1 (fr) | 1992-01-17 |
| GB9114496D0 (en) | 1991-08-21 |
| NL194141B (nl) | 2001-03-01 |
| GB2246018A (en) | 1992-01-15 |
| FR2664743B1 (fr) | 1993-08-20 |
| GB2246018B (en) | 1995-01-04 |
| NL9101223A (nl) | 1992-02-03 |
| KR930007532B1 (ko) | 1993-08-12 |
| DE4123191A1 (de) | 1992-01-16 |
| JPH06132513A (ja) | 1994-05-13 |
| DE4123191C2 (de) | 1997-04-10 |
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