JPH04267563A - 薄膜半導体装置およびその製法 - Google Patents
薄膜半導体装置およびその製法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜型電界効果半導体装
置、いわゆるＴＦＴの構造および作製方法に関する。Ｔ
ＦＴは、高集積化半導体装置（超ＬＳＩ）や液晶ディス
プレイ駆動装置等に用いられる。
置、いわゆるＴＦＴの構造および作製方法に関する。Ｔ
ＦＴは、高集積化半導体装置（超ＬＳＩ）や液晶ディス
プレイ駆動装置等に用いられる。
【０００２】
【従来の技術】ＴＦＴはこれまで様々な構造のものや作
製方法が提案されてきた。その基本構造を図１に示す。 これはコプラナー型と言われるもので、絶縁性の基板１
０１の上に半導体層１０２が設けられる。ＴＦＴの動作
が高速性を要求される場合には単結晶半導体もしくは多
結晶半導体が用いられる。通常の絶縁ゲイト型半導体装
置と同様に不純物をドープして導電性を高めたソース領
域１０３とドレイン領域１０４がゲイト電極１０６をマ
スクとして、いわゆるセルフアライン方式によって形成
され、該ソース領域とドレイン領域の間にチャネル形成
領域１０５が形成される。そして、素子全体を覆って層
間絶縁膜１０７が形成され、ソースおよびドレイン領域
に電極形成用の穴が開けられ、ソース電極１０８、ドレ
イン電極１０９が形成される。一般にソース領域および
ドレイン領域の深さは、半導体層１０２の厚さと同じか
、それ以下というのが通常で、特にゲイト絶縁膜近傍の
半導体層と絶縁基板近傍の半導体層とでは特に結晶性が
異なるように設計されることは特になかった。
製方法が提案されてきた。その基本構造を図１に示す。 これはコプラナー型と言われるもので、絶縁性の基板１
０１の上に半導体層１０２が設けられる。ＴＦＴの動作
が高速性を要求される場合には単結晶半導体もしくは多
結晶半導体が用いられる。通常の絶縁ゲイト型半導体装
置と同様に不純物をドープして導電性を高めたソース領
域１０３とドレイン領域１０４がゲイト電極１０６をマ
スクとして、いわゆるセルフアライン方式によって形成
され、該ソース領域とドレイン領域の間にチャネル形成
領域１０５が形成される。そして、素子全体を覆って層
間絶縁膜１０７が形成され、ソースおよびドレイン領域
に電極形成用の穴が開けられ、ソース電極１０８、ドレ
イン電極１０９が形成される。一般にソース領域および
ドレイン領域の深さは、半導体層１０２の厚さと同じか
、それ以下というのが通常で、特にゲイト絶縁膜近傍の
半導体層と絶縁基板近傍の半導体層とでは特に結晶性が
異なるように設計されることは特になかった。
【０００３】一般にＴＦＴは結晶性のよくない単結晶も
しくは多結晶半導体層をチャネル形成領域を含む半導体
領域に使用し、図１に示される通常の構造のＴＦＴでは
、半導体層１０２には、欠陥が多く、そのためこれらの
欠陥に起因する動作不良が多く発生する。その典型的な
現象としてはスローリーク現象が挙げられる。
しくは多結晶半導体層をチャネル形成領域を含む半導体
領域に使用し、図１に示される通常の構造のＴＦＴでは
、半導体層１０２には、欠陥が多く、そのためこれらの
欠陥に起因する動作不良が多く発生する。その典型的な
現象としてはスローリーク現象が挙げられる。
【０００４】これは本来ならば、図３（Ｂ）に示される
ように、チャネルの形成されるはずのないゲイト電圧条
件下、すなわち、しきい値電圧（Ｖｔｈ）以下の条件の
もとでも図３（Ａ）のようにドレイン電流（Ｉｄ）とゲ
イト電圧（Ｖｇ）との関係がなだらかな曲線を描いてし
まうことである。このとき、すなわち、ゲイト電圧がＶ
ｔｈ以下の場合でもソース、ドレイン間に電流が流れ、
実質的にゲイト電圧によってドレイン電流を制御するこ
とが不能となる。このときＶｔｈ以下のゲイト電圧で自
然に流れる電流をパンチスルー電流という。
ように、チャネルの形成されるはずのないゲイト電圧条
件下、すなわち、しきい値電圧（Ｖｔｈ）以下の条件の
もとでも図３（Ａ）のようにドレイン電流（Ｉｄ）とゲ
イト電圧（Ｖｇ）との関係がなだらかな曲線を描いてし
まうことである。このとき、すなわち、ゲイト電圧がＶ
ｔｈ以下の場合でもソース、ドレイン間に電流が流れ、
実質的にゲイト電圧によってドレイン電流を制御するこ
とが不能となる。このときＶｔｈ以下のゲイト電圧で自
然に流れる電流をパンチスルー電流という。
【０００５】このパンチスルー電流はチャネル表面より
もかなり深い通路に沿ってソース、ドレイン間を流れて
いる。したがって、この通路の抵抗を上げてやればパン
チスルー電流を抑制することができる。しかしながら、
そのような構造を有する実施可能なＴＦＴは、これまで
提案されていなかった。
もかなり深い通路に沿ってソース、ドレイン間を流れて
いる。したがって、この通路の抵抗を上げてやればパン
チスルー電流を抑制することができる。しかしながら、
そのような構造を有する実施可能なＴＦＴは、これまで
提案されていなかった。
【０００６】
【発明の解決する課題】本発明は上記に示す如きスロー
リーク等の問題点のないようにＴＦＴの構造を改良する
こと、およびその作製方法を示すことを目的とする。
リーク等の問題点のないようにＴＦＴの構造を改良する
こと、およびその作製方法を示すことを目的とする。
【０００７】
【課題を解決しようとする手段】本発明によるＴＦＴは
図２にその基本的な構造が示される。ＴＦＴの主要な構
造は従来のものとほぼ同じであるが、従来のＴＦＴが一
様に単結晶化あるいは多結晶化した半導体層１０２を用
いていたのに対し、本発明では図２に示すように、半導
体層２０２の結晶化度を場所によって異ならせる。すな
わち、Ａ−Ａ’−Ｂ−Ｂ’−Ｃ−Ｃ’で示される領域よ
り上の領域をキャリヤー移動度の大きい、結晶性のよい
単結晶あるいは多結晶性の半導体とし、その他の部分を
それよりも比較的移動度の小さい非結晶質、あるいはマ
イクロクリスタル、あるいはアモルファス、あるいはセ
ミアモルファスと呼ばれるような半導体材料で構成する
。
図２にその基本的な構造が示される。ＴＦＴの主要な構
造は従来のものとほぼ同じであるが、従来のＴＦＴが一
様に単結晶化あるいは多結晶化した半導体層１０２を用
いていたのに対し、本発明では図２に示すように、半導
体層２０２の結晶化度を場所によって異ならせる。すな
わち、Ａ−Ａ’−Ｂ−Ｂ’−Ｃ−Ｃ’で示される領域よ
り上の領域をキャリヤー移動度の大きい、結晶性のよい
単結晶あるいは多結晶性の半導体とし、その他の部分を
それよりも比較的移動度の小さい非結晶質、あるいはマ
イクロクリスタル、あるいはアモルファス、あるいはセ
ミアモルファスと呼ばれるような半導体材料で構成する
。
【０００８】しかも、この構造において注目すべきこと
は、チャネル形成領域となりうる比較的浅い領域を選択
的に結晶化させたことであり、この結果、スローリーク
現象は著しく改善されうる。なぜならば、スローリーク
現象のもととなるパンチスルー電流はゲイト絶縁膜より
深い部分を流れるのであるが、図２で示される構造では
その部分は抵抗の高い材料で構成されているため深い部
分のスローリーク電流は極めて少なく、相対的にチャネ
ル形成領域で制御できる電流が多くなるからである。こ
のようにして、図３（Ｂ）で示されるような特性のＴＦ
Ｔを得ることができる。
は、チャネル形成領域となりうる比較的浅い領域を選択
的に結晶化させたことであり、この結果、スローリーク
現象は著しく改善されうる。なぜならば、スローリーク
現象のもととなるパンチスルー電流はゲイト絶縁膜より
深い部分を流れるのであるが、図２で示される構造では
その部分は抵抗の高い材料で構成されているため深い部
分のスローリーク電流は極めて少なく、相対的にチャネ
ル形成領域で制御できる電流が多くなるからである。こ
のようにして、図３（Ｂ）で示されるような特性のＴＦ
Ｔを得ることができる。
【０００９】図２では明確に示されていないが、ソース
領域２０３およびドレイン領域２０４を構成する半導体
部分と、チャネル形成領域２０５を構成する半導体部分
は必ずしも同時に作製される必要はなく、また、同一の
結晶性を有する必要もない。例えば、チャネル形成領域
部分の半導体材料は実質的に単結晶質のもので、ソース
領域およびドレイン領域を形成する部分の半導体材料は
多結晶質のものであっても構わない。さらに、本発明は
上記の如き、ソース領域、ドレイン領域、チャネル形成
領域を構成する結晶性がよく移動度の大きな材料と、そ
の他の部分の半導体材料とを、絶対的に特定するもので
はない。本発明の技術思想の１つは、チャネル形成領域
の下部に存在する半導体層の抵抗をチャネル形成領域に
比して大きくせしめることであるから、移動度の相対的
な大小が問題となる。
領域２０３およびドレイン領域２０４を構成する半導体
部分と、チャネル形成領域２０５を構成する半導体部分
は必ずしも同時に作製される必要はなく、また、同一の
結晶性を有する必要もない。例えば、チャネル形成領域
部分の半導体材料は実質的に単結晶質のもので、ソース
領域およびドレイン領域を形成する部分の半導体材料は
多結晶質のものであっても構わない。さらに、本発明は
上記の如き、ソース領域、ドレイン領域、チャネル形成
領域を構成する結晶性がよく移動度の大きな材料と、そ
の他の部分の半導体材料とを、絶対的に特定するもので
はない。本発明の技術思想の１つは、チャネル形成領域
の下部に存在する半導体層の抵抗をチャネル形成領域に
比して大きくせしめることであるから、移動度の相対的
な大小が問題となる。
【００１０】したがって、例えば、ソース、ドレインお
よびチャネル形成領域を実質的に単結晶の材料で構成し
、その他の領域をそれより移動度の小さな、粒径が１０
〜１００ｎｍの多結晶の材料で構成することも可能であ
る。また、ソース、ドレインおよびチャネル形成領域を
粒径１〜１０ｎｍのマイクロクリスタルもしくはセミア
モルファス材料で構成し、その他の領域をそれより移動
度の小さなアモルファス材料で構成することも可能であ
る。
よびチャネル形成領域を実質的に単結晶の材料で構成し
、その他の領域をそれより移動度の小さな、粒径が１０
〜１００ｎｍの多結晶の材料で構成することも可能であ
る。また、ソース、ドレインおよびチャネル形成領域を
粒径１〜１０ｎｍのマイクロクリスタルもしくはセミア
モルファス材料で構成し、その他の領域をそれより移動
度の小さなアモルファス材料で構成することも可能であ
る。
【００１１】本発明の目的とする構造を有するＴＦＴは
、例えば以下のようにして作製される。まず、従来のよ
うに、基板４０１上に半導体の被膜４０２が選択的に形
成される。この半導体被膜４０２は、後にソース、ドレ
インおよびチャネル形成領域以外の領域の半導体材料と
なるため、後に形成されるソース、ドレインおよびチャ
ネル形成領域よりも移動度の小さな材料で構成される必
要がある。こうして図４（Ａ）を得る。
、例えば以下のようにして作製される。まず、従来のよ
うに、基板４０１上に半導体の被膜４０２が選択的に形
成される。この半導体被膜４０２は、後にソース、ドレ
インおよびチャネル形成領域以外の領域の半導体材料と
なるため、後に形成されるソース、ドレインおよびチャ
ネル形成領域よりも移動度の小さな材料で構成される必
要がある。こうして図４（Ａ）を得る。
【００１２】次に、例えばレーザーアニールやフラッシ
ュランプアニール等の方法によって半導体被膜４０２の
表面近傍を多結晶化あるいは単結晶化させ、移動度の大
きな領域４０２ａを形成する。こうして図４（Ｂ）を得
る。
ュランプアニール等の方法によって半導体被膜４０２の
表面近傍を多結晶化あるいは単結晶化させ、移動度の大
きな領域４０２ａを形成する。こうして図４（Ｂ）を得
る。
【００１３】さらに、ゲイト絶縁膜となりうる薄い絶縁
膜を半導体層の表面に形成し、その上にアルミニウム、
モリブテン、タングステン等の金属もしくは珪素、ゲル
マニウム、ガリウムヒソ等の半導体材料、あるいはそれ
らの多層積層物もしくはそれらの合金によってゲイト電
極４０６を形成する。こうして作製されたゲイト電極は
、後のイオン注入あるいはアニールの工程によってダメ
ージを受ける可能性があるため、必要によってその上に
レジスト等の保護膜を形成する。こうして図４（Ｃ）を
得る。
膜を半導体層の表面に形成し、その上にアルミニウム、
モリブテン、タングステン等の金属もしくは珪素、ゲル
マニウム、ガリウムヒソ等の半導体材料、あるいはそれ
らの多層積層物もしくはそれらの合金によってゲイト電
極４０６を形成する。こうして作製されたゲイト電極は
、後のイオン注入あるいはアニールの工程によってダメ
ージを受ける可能性があるため、必要によってその上に
レジスト等の保護膜を形成する。こうして図４（Ｃ）を
得る。
【００１４】そして、例えばイオン注入法によって、ゲ
イト電極をマスクとして、自己整合的に、半導体層４０
２ａおよびその下地の半導体領域に不純物イオンを注入
し、後にソース領域およびドレイン領域となるべき不純
物領域４０３と４０４を形成する。不純物イオンの注入
工程によって、多くの場合、ゲイト電極の下以外の半導
体領域４０２ａは非結晶化し、再び、移動度の小さな状
態となっている。こうして、図４（Ｄ）を得る。
イト電極をマスクとして、自己整合的に、半導体層４０
２ａおよびその下地の半導体領域に不純物イオンを注入
し、後にソース領域およびドレイン領域となるべき不純
物領域４０３と４０４を形成する。不純物イオンの注入
工程によって、多くの場合、ゲイト電極の下以外の半導
体領域４０２ａは非結晶化し、再び、移動度の小さな状
態となっている。こうして、図４（Ｄ）を得る。
【００１５】次に、例えばレーザーアニールやフラッシ
ュランプアニール等の方法によって半導体被膜４０２ａ
およびその下の半導体層４０２をゲイト電極をマスクと
して単結晶化あるいは多結晶化させ、移動度の大きな領
域４０２ｂを作製する。このとき、最初の結晶化工程に
よって得られる移動度の大きな領域４０２ａよりも、今
回の結晶化工程によって得られる移動度の大きな領域４
０２ｂの方がより深くまで形成されることが必要である
。しかしながら、イオン注入等によって注入された不純
物イオンの分布と移動度の大きな半導体部分の分布の位
置関係について何ら制約はなく、不純物イオンが図４の
ように、結晶化し、移動度が大きくなった部分よりも浅
い位置に存在しても、また、その逆であっても構わない
。こうして、図４（Ｅ）が得られる。
ュランプアニール等の方法によって半導体被膜４０２ａ
およびその下の半導体層４０２をゲイト電極をマスクと
して単結晶化あるいは多結晶化させ、移動度の大きな領
域４０２ｂを作製する。このとき、最初の結晶化工程に
よって得られる移動度の大きな領域４０２ａよりも、今
回の結晶化工程によって得られる移動度の大きな領域４
０２ｂの方がより深くまで形成されることが必要である
。しかしながら、イオン注入等によって注入された不純
物イオンの分布と移動度の大きな半導体部分の分布の位
置関係について何ら制約はなく、不純物イオンが図４の
ように、結晶化し、移動度が大きくなった部分よりも浅
い位置に存在しても、また、その逆であっても構わない
。こうして、図４（Ｅ）が得られる。
【００１６】最後に従来と同様に層間絶縁膜４０７とソ
ース電極４０８およびドレイン電極４０９を形成して、
ＴＦＴが作製される。こうして、図４（Ｆ）が得られる
。
ース電極４０８およびドレイン電極４０９を形成して、
ＴＦＴが作製される。こうして、図４（Ｆ）が得られる
。
【００１７】以上の作製方法では、２段階のアニール方
法に注意しなければならない。上述のように、アニール
によって移動度の大きな領域を２種類作製するために、
アニールの時間を変えることやレーザーアニールの場合
にはレーザー光の波長を変えること、もしくはレーザー
パルスの幅を変えることが必要となる。アニールの方法
も、通常の熱アニールでは、結晶成長が等方的に進行し
、実質的に深さ方向の制御が不可能であるため望ましく
ない。しかしながら、ラピッド・サーマル・アニール（
ＲＴＡ）法は、用いることができる。
法に注意しなければならない。上述のように、アニール
によって移動度の大きな領域を２種類作製するために、
アニールの時間を変えることやレーザーアニールの場合
にはレーザー光の波長を変えること、もしくはレーザー
パルスの幅を変えることが必要となる。アニールの方法
も、通常の熱アニールでは、結晶成長が等方的に進行し
、実質的に深さ方向の制御が不可能であるため望ましく
ない。しかしながら、ラピッド・サーマル・アニール（
ＲＴＡ）法は、用いることができる。
【００１８】レーザーアニールの場合、用いられるレー
ザーの種類としては、エキシマーレーザー、ＹＡＧレー
ザー、アルゴンイオンレーザー、炭酸ガスれーざー等が
挙げられるが、例えば、１回目のレーザーアニールでは
珪素等の半導体材料に対する吸収長が短いエキシマーレ
ーザー光を用いて、表面から５〜１００ｎｍの比較的浅
い領域の結晶化を行い、２回目のレーザーアニールでは
半導体材料に対する吸収長が比較的長いＹＡＧレーザー
光を用い、表面から５０〜１０００ｎｍの比較的深い部
分まで結晶化をおこなうという方法によって、本発明の
要求する形状を有する移動度の大きな半導体の領域を作
製することができる。
ザーの種類としては、エキシマーレーザー、ＹＡＧレー
ザー、アルゴンイオンレーザー、炭酸ガスれーざー等が
挙げられるが、例えば、１回目のレーザーアニールでは
珪素等の半導体材料に対する吸収長が短いエキシマーレ
ーザー光を用いて、表面から５〜１００ｎｍの比較的浅
い領域の結晶化を行い、２回目のレーザーアニールでは
半導体材料に対する吸収長が比較的長いＹＡＧレーザー
光を用い、表面から５０〜１０００ｎｍの比較的深い部
分まで結晶化をおこなうという方法によって、本発明の
要求する形状を有する移動度の大きな半導体の領域を作
製することができる。
【００１９】
【実施例】〔実施例１〕本発明の実施例を図５に示す。
グロー放電プラズマＣＶＤ法によって、石英基板５０１
上に水素化アモルファス珪素被膜を形成し、これを選択
的に除去して、厚さ１００〜１０００ｎｍ、例えば２０
０ｎｍの半導体被膜５０２を得た。成膜においては該半
導体被膜中の酸素原子の数は、１立方ｃｍあたり１０の
１９乗個以下、望ましくは１０の１７乗個以下にした。 これは、後のレーザーアニールの工程において、多結晶
珪素の粒界に酸素原子が析出して移動度の低下をまねく
ことを避けるためである。さらに、この被膜にホウソイ
オンを１平方ｃｍあたり１０の１０乗個から１０の１１
乗個注入した。こうして図５（Ａ）を得た。
上に水素化アモルファス珪素被膜を形成し、これを選択
的に除去して、厚さ１００〜１０００ｎｍ、例えば２０
０ｎｍの半導体被膜５０２を得た。成膜においては該半
導体被膜中の酸素原子の数は、１立方ｃｍあたり１０の
１９乗個以下、望ましくは１０の１７乗個以下にした。 これは、後のレーザーアニールの工程において、多結晶
珪素の粒界に酸素原子が析出して移動度の低下をまねく
ことを避けるためである。さらに、この被膜にホウソイ
オンを１平方ｃｍあたり１０の１０乗個から１０の１１
乗個注入した。こうして図５（Ａ）を得た。
【００２０】さらに、半導体被膜５０２の表面にグロー
放電プラズマＣＶＤ法もしくは光ＣＶＤ法によって、厚
さ１０〜１００ｎｍ、例えば５０ｎｍの酸化珪素被膜も
しくは窒化珪素５１０を形成した。そして、それらを１
０の−６乗ｔｏｒｒ以下に排気された高真空チャンバー
中に置き、１パルスあたりのエネルギー密度が１０〜５
００ｍＪ／平方ｃｍ、例えば１００ｍＪ／平方ｃｍのＫ
ｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅１
０ｎｍ）光を照射して結晶化させ、多結晶層５０２ａを
得た。このときの結晶化の深さは約３０ｎｍであり、結
晶の粒径は１０〜５０ｎｍの多結晶であった。また、こ
の領域は先に注入したホウソイオンの存在によってｐ型
半導体となったものと考えられた。さらに、同じ方法で
作製したこの半導体の移動度としては、ホール移動度で
１０〜３０ｃｍ２ ／Ｖ・ｓｅｃ、電子移動度では２０
〜５００ｃｍ２ ／Ｖ・ｓｅｃが得られた。こうして図
５（Ｂ）を得た。
放電プラズマＣＶＤ法もしくは光ＣＶＤ法によって、厚
さ１０〜１００ｎｍ、例えば５０ｎｍの酸化珪素被膜も
しくは窒化珪素５１０を形成した。そして、それらを１
０の−６乗ｔｏｒｒ以下に排気された高真空チャンバー
中に置き、１パルスあたりのエネルギー密度が１０〜５
００ｍＪ／平方ｃｍ、例えば１００ｍＪ／平方ｃｍのＫ
ｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅１
０ｎｍ）光を照射して結晶化させ、多結晶層５０２ａを
得た。このときの結晶化の深さは約３０ｎｍであり、結
晶の粒径は１０〜５０ｎｍの多結晶であった。また、こ
の領域は先に注入したホウソイオンの存在によってｐ型
半導体となったものと考えられた。さらに、同じ方法で
作製したこの半導体の移動度としては、ホール移動度で
１０〜３０ｃｍ２ ／Ｖ・ｓｅｃ、電子移動度では２０
〜５００ｃｍ２ ／Ｖ・ｓｅｃが得られた。こうして図
５（Ｂ）を得た。
【００２１】その後、先に形成した酸化珪素もしくは窒
化珪素被膜を除去し、その後に新たに、同様な方法ある
いは熱酸化法によってゲイト絶縁膜となる厚さ１０〜３
０ｎｍ、例えば１５ｎｍの酸化珪素被膜５１１を形成し
、さらに、全体にアルミニウム被膜をスパッタリング法
もしくは真空蒸着法、あるいは有機金属ＣＶＤ法等の公
知の成膜技術を用いて厚さ１００〜１０００ｎｍ、例え
ば３００ｎｍ形成し、これを選択的に除去して幅２００
ｎｍ〜１０μｍ、例えば１μｍのゲイト電極５０６を形
成した。このとき、該ゲイト電極上には先のエッチング
工程で使用したフォトレジスト５１２（厚さ約２μｍ）
をそのまま残置せしめた。またゲイト絶縁膜には１００
ｐｐｍ程度のフッソを添加したが、これはゲイト絶縁膜
がホットエレクトロン等によって損傷するのを防ぐため
である。こうして、図５（Ｃ）を得た。
化珪素被膜を除去し、その後に新たに、同様な方法ある
いは熱酸化法によってゲイト絶縁膜となる厚さ１０〜３
０ｎｍ、例えば１５ｎｍの酸化珪素被膜５１１を形成し
、さらに、全体にアルミニウム被膜をスパッタリング法
もしくは真空蒸着法、あるいは有機金属ＣＶＤ法等の公
知の成膜技術を用いて厚さ１００〜１０００ｎｍ、例え
ば３００ｎｍ形成し、これを選択的に除去して幅２００
ｎｍ〜１０μｍ、例えば１μｍのゲイト電極５０６を形
成した。このとき、該ゲイト電極上には先のエッチング
工程で使用したフォトレジスト５１２（厚さ約２μｍ）
をそのまま残置せしめた。またゲイト絶縁膜には１００
ｐｐｍ程度のフッソを添加したが、これはゲイト絶縁膜
がホットエレクトロン等によって損傷するのを防ぐため
である。こうして、図５（Ｃ）を得た。
【００２２】次に、イオン注入法によって、リンイオン
を１平方ｃｍあたり１０の１５乗個から１０の１７乗個
注入した。しかしながら、レジストとゲイト電極の存在
によって、ゲイト電極の下部のチャネル形成領域にはイ
オンは注入されない。こうして、図５（Ｄ）に示される
ごとく、ソース（となるべき領域）５０３とドレイン（
となるべき領域）５０４、およびチャネル形成領域５０
５を得た。
を１平方ｃｍあたり１０の１５乗個から１０の１７乗個
注入した。しかしながら、レジストとゲイト電極の存在
によって、ゲイト電極の下部のチャネル形成領域にはイ
オンは注入されない。こうして、図５（Ｄ）に示される
ごとく、ソース（となるべき領域）５０３とドレイン（
となるべき領域）５０４、およびチャネル形成領域５０
５を得た。
【００２３】さらに、これにパワー密度１〜１０００ｋ
Ｗ／平方ｃｍ、例えば２０ｋＷ／平方ｃｍの連続発振ア
ルゴンイオンレーザーによってレーザーアニールをおこ
ない、ゲイト電極をマスクとしてソース領域およびドレ
イン領域を含む領域５０２ｂを多結晶化せしめた。この
ときの領域５０２の深さは２００〜５００ｎｍであった
。領域５０２の深さはレーザーのパルスの数および出力
によって少し変化させることが可能であった。また、こ
のときのレーザーアニールによって残置していたレジス
トの多くは蒸発してしまったが、そのために下地のゲイ
ト電極には大きな影響はなかった。こうして、図５（Ｅ
）を得た。
Ｗ／平方ｃｍ、例えば２０ｋＷ／平方ｃｍの連続発振ア
ルゴンイオンレーザーによってレーザーアニールをおこ
ない、ゲイト電極をマスクとしてソース領域およびドレ
イン領域を含む領域５０２ｂを多結晶化せしめた。この
ときの領域５０２の深さは２００〜５００ｎｍであった
。領域５０２の深さはレーザーのパルスの数および出力
によって少し変化させることが可能であった。また、こ
のときのレーザーアニールによって残置していたレジス
トの多くは蒸発してしまったが、そのために下地のゲイ
ト電極には大きな影響はなかった。こうして、図５（Ｅ
）を得た。
【００２４】最後にグロー放電プラズマＣＶＤ法等の成
膜方法を用いて、厚さ０．５〜３μｍ、例えば１μｍの
酸化珪素被膜５０７を形成し、これに穴を形成し、さら
に、アルミニウム被膜を選択的に形成してソースおよび
ドレイン電極５０８、５０９を形成した。こうして図５
（Ｆ）を得た。
膜方法を用いて、厚さ０．５〜３μｍ、例えば１μｍの
酸化珪素被膜５０７を形成し、これに穴を形成し、さら
に、アルミニウム被膜を選択的に形成してソースおよび
ドレイン電極５０８、５０９を形成した。こうして図５
（Ｆ）を得た。
【００２５】本実施例ではアルミ・ゲイト・セルフアラ
インタイプＭＯＳＦＥＴが得られたが、ゲイト電極を減
圧ＣＶＤ法によって得られる多結晶珪素にすることによ
ってシリコンゲイト・セルフアラインタイプＭＯＳＦＥ
Ｔが得られる。また、本実施例でのアルミニウムのかわ
りにアルミニウムと珪素の合金や、モリブテン、タング
ステンの金属、あるいはそれらを含む合金を用いても同
様な構造の素子を得ることができる。特に、本実施例で
示した方法で、ゲイト絶縁膜形成に熱酸化法を用いない
方法であれば、そのプロセス最高温度は３００度Ｃ以下
であり、さらに１５０度Ｃ以下の低温化も可能なため、
耐熱性のない液晶材料や他の有機機能性材料との組合せ
が極めて容易となる。また、ゲイト絶縁膜形成に熱酸化
法を用いたとしても、それ以後のプロセス最高温度は３
００度Ｃ以下に抑えられるから、実施例に示したように
アルミニウム・ゲイト電極を形成することも可能である
。したがって、他の部分の配線に使用するアルミニウム
被膜の一部を使用してゲイト電極とすることも可能であ
る。
インタイプＭＯＳＦＥＴが得られたが、ゲイト電極を減
圧ＣＶＤ法によって得られる多結晶珪素にすることによ
ってシリコンゲイト・セルフアラインタイプＭＯＳＦＥ
Ｔが得られる。また、本実施例でのアルミニウムのかわ
りにアルミニウムと珪素の合金や、モリブテン、タング
ステンの金属、あるいはそれらを含む合金を用いても同
様な構造の素子を得ることができる。特に、本実施例で
示した方法で、ゲイト絶縁膜形成に熱酸化法を用いない
方法であれば、そのプロセス最高温度は３００度Ｃ以下
であり、さらに１５０度Ｃ以下の低温化も可能なため、
耐熱性のない液晶材料や他の有機機能性材料との組合せ
が極めて容易となる。また、ゲイト絶縁膜形成に熱酸化
法を用いたとしても、それ以後のプロセス最高温度は３
００度Ｃ以下に抑えられるから、実施例に示したように
アルミニウム・ゲイト電極を形成することも可能である
。したがって、他の部分の配線に使用するアルミニウム
被膜の一部を使用してゲイト電極とすることも可能であ
る。
【００２６】〔実施例２〕図６にしたがって、本発明に
よるＴＦＴとモノリシック半導体集積回路とを組み合わ
せた例を示す。図６（Ａ）は、ｐ型単結晶珪素６０１上
のフィールド絶縁物６０７に囲まれた領域に形成された
２つの絶縁ゲイト型電界効果トランジスタ（ＦＥＴ）を
示し、６０２〜６０４はｎ型の半導体領域であり、ソー
スもしくはドレイン領域として機能する。さらに、６０
５と６０６は多結晶珪素からなるゲイト電極である。
よるＴＦＴとモノリシック半導体集積回路とを組み合わ
せた例を示す。図６（Ａ）は、ｐ型単結晶珪素６０１上
のフィールド絶縁物６０７に囲まれた領域に形成された
２つの絶縁ゲイト型電界効果トランジスタ（ＦＥＴ）を
示し、６０２〜６０４はｎ型の半導体領域であり、ソー
スもしくはドレイン領域として機能する。さらに、６０
５と６０６は多結晶珪素からなるゲイト電極である。
【００２７】図６（Ｂ）は、図６（Ａ）で示される半導
体装置の上に層間絶縁膜６０８を平坦に形成し、さらに
その上に本発明によるＴＦＴを形成し、電界効果トラン
ジスタ間の配線をおこなったものを示す。すなわち、図
において６０９はｎ型の半導体層であり、６１０〜６１
２は該半導体層上に形成されたｐ型の半導体領域であり
、これはソースもしくドレインとして機能する。さらに
６１３と６１４はチャネル領域であり、その上にはゲイ
ト電極６１５と６１６が形成されている。
体装置の上に層間絶縁膜６０８を平坦に形成し、さらに
その上に本発明によるＴＦＴを形成し、電界効果トラン
ジスタ間の配線をおこなったものを示す。すなわち、図
において６０９はｎ型の半導体層であり、６１０〜６１
２は該半導体層上に形成されたｐ型の半導体領域であり
、これはソースもしくドレインとして機能する。さらに
６１３と６１４はチャネル領域であり、その上にはゲイ
ト電極６１５と６１６が形成されている。
【００２８】単結晶半導体基板上に設けられた電界効果
トランジスタのゲイト電極にかかる電圧によってその上
に形成されたＴＦＴが誤って動作しないようにチャネル
形成領域６１３と６１４はゲイト電極６０５と６０６と
重ならないように形成されている。また、このように形
成することによって、ゲイト電極６１６とｎ型半導体領
域６０３、およびゲイト電極６０６とｐ型半導体領域と
の配線が極めて容易におこなえる。なぜならば、ゲイト
電極６１６はｎ型半導体領域６０３の真上にあり、ゲイ
ト電極６０６はｐ型半導体領域６１１の真下に存在する
からである。また、ゲイト電極６１６をアルミニウムで
形成する場合にはこれらの配線とゲイト電極６１６とを
同時に同じ材料で形成することも可能である。すなわち
、実施例１の方法を用いれば容易におこなえる。
トランジスタのゲイト電極にかかる電圧によってその上
に形成されたＴＦＴが誤って動作しないようにチャネル
形成領域６１３と６１４はゲイト電極６０５と６０６と
重ならないように形成されている。また、このように形
成することによって、ゲイト電極６１６とｎ型半導体領
域６０３、およびゲイト電極６０６とｐ型半導体領域と
の配線が極めて容易におこなえる。なぜならば、ゲイト
電極６１６はｎ型半導体領域６０３の真上にあり、ゲイ
ト電極６０６はｐ型半導体領域６１１の真下に存在する
からである。また、ゲイト電極６１６をアルミニウムで
形成する場合にはこれらの配線とゲイト電極６１６とを
同時に同じ材料で形成することも可能である。すなわち
、実施例１の方法を用いれば容易におこなえる。
【００２９】図６（Ｃ）は、図６（Ｂ）で示される半導
体装置の回路図を示す。この回路はいわゆる完全ＣＭＯ
Ｓ型ＳＲＡＭで記憶素子部分に用いられる回路である。 本実施例では、ＦＥＴにはＮＭＯＳ、ＴＦＴにはＰＭＯ
Ｓを用いたが、ＴＦＴではホール移動度を大きくするこ
とは難しいので、実施例とは逆にＦＥＴにはＰＭＯＳ、
ＴＦＴにはＮＭＯＳを用いることによって、双方の移動
度を平均させることによって装置の特性を向上させても
よい。
体装置の回路図を示す。この回路はいわゆる完全ＣＭＯ
Ｓ型ＳＲＡＭで記憶素子部分に用いられる回路である。 本実施例では、ＦＥＴにはＮＭＯＳ、ＴＦＴにはＰＭＯ
Ｓを用いたが、ＴＦＴではホール移動度を大きくするこ
とは難しいので、実施例とは逆にＦＥＴにはＰＭＯＳ、
ＴＦＴにはＮＭＯＳを用いることによって、双方の移動
度を平均させることによって装置の特性を向上させても
よい。
【００３０】
【発明の効果】本発明によって、スローリークの問題を
解決した信頼性の高いＴＦＴを量産することが可能とな
った。本発明の実施例では、珪素を半導体材料として用
いた場合について述べたが、ガリウムヒソやガリウムリ
ン、シリコンゲルマニウム合金等の化合物半導体あるい
はゲルマニウム単体を用いてもよい。さらに、実施例２
で指摘したように、本発明によるＴＦＴを単結晶半導体
基板上に形成された、いわゆるモノリシック半導体集積
回路とを組み合わせて、３次元集積回路を作製すること
も可能である。特にモノリシック半導体集積回路との組
合せにおいては、高移動度半導体とともに、スローリー
ク等が発生しないＴＦＴが要求される。本発明によるＴ
ＦＴはスローリークは極めて抑制され、しきい値電圧で
の電流の立ち上がりの優れたものであるため、この目的
にかなっている。さらに、その中でもＳＲＡＭ素子とし
てこれを利用せんとすれば、消費電力を減らすためにゲ
イト電極に電圧がかかっていない、もしくは逆の電圧が
かかっているときのドレイン電流が著しく小さいものが
要求されるが、本発明のＴＦＴは特にこの目的には適し
ている。
解決した信頼性の高いＴＦＴを量産することが可能とな
った。本発明の実施例では、珪素を半導体材料として用
いた場合について述べたが、ガリウムヒソやガリウムリ
ン、シリコンゲルマニウム合金等の化合物半導体あるい
はゲルマニウム単体を用いてもよい。さらに、実施例２
で指摘したように、本発明によるＴＦＴを単結晶半導体
基板上に形成された、いわゆるモノリシック半導体集積
回路とを組み合わせて、３次元集積回路を作製すること
も可能である。特にモノリシック半導体集積回路との組
合せにおいては、高移動度半導体とともに、スローリー
ク等が発生しないＴＦＴが要求される。本発明によるＴ
ＦＴはスローリークは極めて抑制され、しきい値電圧で
の電流の立ち上がりの優れたものであるため、この目的
にかなっている。さらに、その中でもＳＲＡＭ素子とし
てこれを利用せんとすれば、消費電力を減らすためにゲ
イト電極に電圧がかかっていない、もしくは逆の電圧が
かかっているときのドレイン電流が著しく小さいものが
要求されるが、本発明のＴＦＴは特にこの目的には適し
ている。
【図１】従来の例を示す。
【図２】本発明の１例を示す。
【図３】本発明の構成によって得られるゲイト電圧とド
レイン電流の関係（Ｂ）および従来の構成において得ら
れるゲイト電圧とドレイン電流の関係（Ａ）を示したも
のである。
レイン電流の関係（Ｂ）および従来の構成において得ら
れるゲイト電圧とドレイン電流の関係（Ａ）を示したも
のである。
【図４】本発明の構成を作製するための例を示したもの
である。
である。
【図５】本発明の実施例の構成を示す。
【図６】本発明と従来の半導体集積回路を組み合わせた
例を示す。
例を示す。
１０１・・・基板
１０２・・・半導体被膜
１０３・・・ソース領域
１０４・・・ドレイン領域
１０５・・・チャネル形成領域
１０６・・・ゲイト電極
１０７・・・層間絶縁膜
１０８・・・ソース電極
１０９・・・ドレイン電極
Claims (7)
- 【請求項１】絶縁ゲイト型電界効果素子で、チャネル形
成領域は非単結晶半導体上に形成された多結晶半導体で
あり、ソースもしくはドレイン領域の少なくも一方は、
その底面が前記チャネル領域の底面より下に位置し、多
結晶半導体から形成されていることを特徴とする半導体
装置。 - 【請求項２】請求項１において、チャネル形成領域の下
部の非単結晶半導体は、非結晶半導体であることを特徴
とする半導体装置。 - 【請求項３】請求項１において該半導体装置は単結晶半
導体基板上に形成されたことを特徴とする。 - 【請求項４】非単結晶半導体層を形成する工程と、該非
単結晶半導体層の表面を単結晶もしくは多結晶化する工
程と、ゲイト絶縁膜となるべき絶縁膜を形成する工程と
、該絶縁膜上に半導体被膜を選択的に形成してゲイト電
極とする工程と、該ゲイト電極をマスクとして、該ゲイ
ト電極および該非単結晶半導体層のゲイト電極の下部を
除いた部分を単結晶もしくは多結晶化する工程とを有す
る半導体装置の作製方法。 - 【請求項５】請求項４において、非単結晶半導体層の単
結晶もしくは多結晶化はレーザーもしくはそれと同等な
強光の照射によってなされることを特徴とする半導体装
置の作製方法。 - 【請求項６】非単結晶半導体層を形成する工程と、該非
単結晶半導体層の表面を第１のレーザー光もしくは同等
な強光の照射によって単結晶もしくは多結晶化する工程
と、ゲイト絶縁膜となるべき絶縁膜を形成する工程と、
該絶縁膜上に半導体被膜を選択的に形成してゲイト電極
とする工程と、該ゲイト電極をマスクとして、第１のレ
ーザー光もしくは同等な強光よりも波長の長い第２のレ
ーザー光もしくは同等な強光を照射することによって該
ゲイト電極および該非単結晶半導体層のゲイト電極の下
部を除いた部分を単結晶もしくは多結晶化する工程とを
有する半導体装置の作製方法。 - 【請求項７】請求項６において第１のレーザー光もしく
は同等な強光は紫外線であり、第２のレーザー光もしく
は同等な強光は可視光線もしくは赤外線であることを特
徴とする半導体装置の作製方法。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235357A (ja) * | 1992-02-25 | 1993-09-10 | Semiconductor Energy Lab Co Ltd | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
| US5894151A (en) * | 1992-02-25 | 1999-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having reduced leakage current |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6693301B2 (en) | 1991-10-16 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving and manufacturing the same |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| CN100420026C (zh) * | 1994-08-19 | 2008-09-17 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2016171336A (ja) * | 2009-10-21 | 2016-09-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854494A (en) * | 1991-02-16 | 1998-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| US5930608A (en) * | 1992-02-21 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity |
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5591653A (en) * | 1992-03-30 | 1997-01-07 | Sony Corporation | Method of manufacturing Si-Ge thin film transistor |
| JPH06140631A (ja) * | 1992-10-28 | 1994-05-20 | Ryoden Semiconductor Syst Eng Kk | 電界効果型薄膜トランジスタおよびその製造方法 |
| US6747627B1 (en) | 1994-04-22 | 2004-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device |
| JP3402400B2 (ja) | 1994-04-22 | 2003-05-06 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| JP3645380B2 (ja) | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置 |
| JP3645378B2 (ja) | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3729955B2 (ja) | 1996-01-19 | 2005-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3645379B2 (ja) | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6478263B1 (en) | 1997-01-17 | 2002-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
| US7056381B1 (en) | 1996-01-26 | 2006-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Fabrication method of semiconductor device |
| US6180439B1 (en) | 1996-01-26 | 2001-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a semiconductor device |
| US6100562A (en) * | 1996-03-17 | 2000-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2907128B2 (ja) * | 1996-07-01 | 1999-06-21 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| US5965861A (en) * | 1997-02-07 | 1999-10-12 | Ncr Corporation | Method and apparatus for enhancing security in a self-service checkout terminal |
| KR100231133B1 (ko) * | 1997-07-14 | 1999-11-15 | 문정환 | 반도체장치 및 그의 제조방법 |
| JP2000031488A (ja) | 1997-08-26 | 2000-01-28 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001051301A (ja) * | 1999-08-13 | 2001-02-23 | Sony Corp | 液晶表示パネルの製造方法 |
| GB2358081B (en) * | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | A thin-film transistor and a method for maufacturing thereof |
| US6872607B2 (en) * | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7662677B2 (en) * | 2000-04-28 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| JP4511092B2 (ja) * | 2000-12-11 | 2010-07-28 | セイコーエプソン株式会社 | 半導体素子の製造方法 |
| US6955956B2 (en) * | 2000-12-26 | 2005-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6534350B2 (en) * | 2001-08-02 | 2003-03-18 | Industrial Technology Research Institute | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step |
| WO2003015174A2 (en) * | 2001-08-07 | 2003-02-20 | Jan Kuzmik | High electron mobility devices |
| TWI316736B (en) * | 2003-05-02 | 2009-11-01 | Au Optronics Corp | Method of fabricating polysilicon film by excimer laser crystallization process |
| CN102959714A (zh) * | 2011-06-17 | 2013-03-06 | 松下电器产业株式会社 | 显示装置、显示装置中使用的薄膜晶体管及薄膜晶体管的制造方法 |
| US9401432B2 (en) * | 2014-01-16 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| CN115332356A (zh) * | 2016-04-13 | 2022-11-11 | 株式会社半导体能源研究所 | 半导体装置及包括该半导体装置的显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109282A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Epson Corp | 半導体装置 |
| JPS60245172A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS62254458A (ja) * | 1986-04-28 | 1987-11-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195871A (ja) * | 1983-04-20 | 1984-11-07 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
| JPS6089975A (ja) * | 1983-10-24 | 1985-05-20 | Toshiba Corp | 半導体装置 |
| US4768076A (en) * | 1984-09-14 | 1988-08-30 | Hitachi, Ltd. | Recrystallized CMOS with different crystal planes |
| US4799097A (en) * | 1987-07-29 | 1989-01-17 | Ncr Corporation | CMOS integrated devices in seeded islands |
| US4918510A (en) * | 1988-10-31 | 1990-04-17 | Motorola, Inc. | Compact CMOS device structure |
-
1991
- 1991-02-22 JP JP3050793A patent/JPH0828520B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-14 US US08/195,050 patent/US5365080A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109282A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Epson Corp | 半導体装置 |
| JPS60245172A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS62254458A (ja) * | 1986-04-28 | 1987-11-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
| US6693301B2 (en) | 1991-10-16 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving and manufacturing the same |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| US5894151A (en) * | 1992-02-25 | 1999-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having reduced leakage current |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| JPH05235357A (ja) * | 1992-02-25 | 1993-09-10 | Semiconductor Energy Lab Co Ltd | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
| US7148542B2 (en) | 1992-02-25 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of forming the same |
| US7649227B2 (en) | 1992-02-25 | 2010-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of forming the same |
| CN100420026C (zh) * | 1994-08-19 | 2008-09-17 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
| JP2016171336A (ja) * | 2009-10-21 | 2016-09-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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