JPH04251957A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH04251957A JPH04251957A JP2417208A JP41720890A JPH04251957A JP H04251957 A JPH04251957 A JP H04251957A JP 2417208 A JP2417208 A JP 2417208A JP 41720890 A JP41720890 A JP 41720890A JP H04251957 A JPH04251957 A JP H04251957A
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- 239000000758 substrate Substances 0.000 title claims abstract description 115
- 238000002955 isolation Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 30
- 230000002427 irreversible effect Effects 0.000 claims abstract description 28
- 229910021419 crystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 57
- 229920006257 Heat-shrinkable film Polymers 0.000 claims description 27
- 238000000227 grinding Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 11
- 239000011521 glass Substances 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000008602 contraction Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコンを支持
体とする半導体集積回路用の誘電体分離基板の製造方法
に関する。
体とする半導体集積回路用の誘電体分離基板の製造方法
に関する。
【０００２】
【従来の技術】一般に半導体集積回路においては、一つ
の基板中にトランジスタ、タイオード、抵抗等の集積回
路素子が形成されるため、これらの集積回路素子を電気
的に絶縁分離する必要がある。その素子分離の方法とし
ては、ｐｎ接合分離、誘電体分離等があり、誘電体分離
はｐｎ接合分離と比べて絶縁性が高く、寄生容量が少な
い等の利点があり、高耐圧、大容量かつ高速の半導体集
積回路の製造が可能となるため、その利用が注目されて
いる。
の基板中にトランジスタ、タイオード、抵抗等の集積回
路素子が形成されるため、これらの集積回路素子を電気
的に絶縁分離する必要がある。その素子分離の方法とし
ては、ｐｎ接合分離、誘電体分離等があり、誘電体分離
はｐｎ接合分離と比べて絶縁性が高く、寄生容量が少な
い等の利点があり、高耐圧、大容量かつ高速の半導体集
積回路の製造が可能となるため、その利用が注目されて
いる。
【０００３】従来の誘電体分離基板の製造方法とてしは
、図２（ａ）〜（ｃ）に示すように単結晶シリコン基板
１４に溝１５を形成した後、単結晶シリコン基板１４の
溝１５が形成されている面に多結晶シリコンを堆積させ
、多結晶シリコン層１７を形成する。さらに、多結晶シ
リコン層１７の表面を研削した後、単結晶シリコン基板
１４の裏面を溝１５の底部に達するまで研削することに
より、分離された単結晶シリコン島１８を得、誘電体分
離基板１９を製造するものである。
、図２（ａ）〜（ｃ）に示すように単結晶シリコン基板
１４に溝１５を形成した後、単結晶シリコン基板１４の
溝１５が形成されている面に多結晶シリコンを堆積させ
、多結晶シリコン層１７を形成する。さらに、多結晶シ
リコン層１７の表面を研削した後、単結晶シリコン基板
１４の裏面を溝１５の底部に達するまで研削することに
より、分離された単結晶シリコン島１８を得、誘電体分
離基板１９を製造するものである。
【０００４】
【発明が解決しようとする課題】ところが、前述の方法
では、単結晶シリコン基板１３に高温で多結晶シリコン
を堆積させると４”のウェーハで１００μｍ以上の反り
が発生する。反りが発生した状態では多結晶シリコン層
１７の表面や単結晶シリコン基板１４の裏面を研削する
際に基板をガラスプレートにワックス等で充分に接着す
ることができず、その状態で研削すると図４に示すよう
に単結晶シリコン島１８の厚さにバラツキが生じ、また
単結晶シリコン島１８の分離が不完全となる場合がある
。このような誘電体分離基板を使用すると半導体集積回
路を歩留まり良く製造することができない。この問題を
解決する方法として、特公昭５６−３５０２４号公報に
多結晶シリコンと酸化膜を交互に積層させる方法が開示
されているが、多結晶シリコンの堆積工程が複雑でコス
ト高となり生産性が低下する。
では、単結晶シリコン基板１３に高温で多結晶シリコン
を堆積させると４”のウェーハで１００μｍ以上の反り
が発生する。反りが発生した状態では多結晶シリコン層
１７の表面や単結晶シリコン基板１４の裏面を研削する
際に基板をガラスプレートにワックス等で充分に接着す
ることができず、その状態で研削すると図４に示すよう
に単結晶シリコン島１８の厚さにバラツキが生じ、また
単結晶シリコン島１８の分離が不完全となる場合がある
。このような誘電体分離基板を使用すると半導体集積回
路を歩留まり良く製造することができない。この問題を
解決する方法として、特公昭５６−３５０２４号公報に
多結晶シリコンと酸化膜を交互に積層させる方法が開示
されているが、多結晶シリコンの堆積工程が複雑でコス
ト高となり生産性が低下する。
【０００５】本発明は上記の点を解決しようとするもの
で、その目的は基板の反りを矯正することによって、完
全に分離されかつその厚さが均一である単結晶シリコン
島を有する誘電体分離基板の製造方法を提供することに
ある。
で、その目的は基板の反りを矯正することによって、完
全に分離されかつその厚さが均一である単結晶シリコン
島を有する誘電体分離基板の製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明は、多結晶シリコ
ンを支持体とする誘電体分離基板の製造方法において、
溝が形成された単結晶シリコン基板に熱酸化膜を形成後
、多結晶シリコンを堆積させる前に該単結晶シリコン基
板の裏面に不可逆性熱収縮性膜を形成し、かつ該単結晶
シリコン基板に多結晶シリコンを堆積させて該堆積面を
研削した後、該不可逆性熱収縮性膜とともに単結晶シリ
コン基板を研削することを特徴とする誘電体分離基板の
製造方法に関する。
ンを支持体とする誘電体分離基板の製造方法において、
溝が形成された単結晶シリコン基板に熱酸化膜を形成後
、多結晶シリコンを堆積させる前に該単結晶シリコン基
板の裏面に不可逆性熱収縮性膜を形成し、かつ該単結晶
シリコン基板に多結晶シリコンを堆積させて該堆積面を
研削した後、該不可逆性熱収縮性膜とともに単結晶シリ
コン基板を研削することを特徴とする誘電体分離基板の
製造方法に関する。
【０００７】ここで不可逆性熱収縮性膜とは、該単結晶
シリコン基板の裏面に形成された膜状析出体であって、
その析出成長過程において析出体自身が熱収縮を起こす
現象で、焼結合金の表面及び内部において過熱中に起こ
るのと類似する。この熱収縮は非可逆的である。
シリコン基板の裏面に形成された膜状析出体であって、
その析出成長過程において析出体自身が熱収縮を起こす
現象で、焼結合金の表面及び内部において過熱中に起こ
るのと類似する。この熱収縮は非可逆的である。
【０００８】本発明の不可逆性熱収縮性膜は、物質とし
ては窒化シリコンまたはシリコンオキシナイトライド（
ＳＩＯＸ ＮＹ ，但しＹ／Ｘ≧２）からなり、その析
出のためにプラズマＣＶＤ法により３００〜４５０℃の
単結晶シリコン基板表面上に、あるいはＬＰＣＶＤ法に
より、同温度が６５０〜８５０℃で成膜される。
ては窒化シリコンまたはシリコンオキシナイトライド（
ＳＩＯＸ ＮＹ ，但しＹ／Ｘ≧２）からなり、その析
出のためにプラズマＣＶＤ法により３００〜４５０℃の
単結晶シリコン基板表面上に、あるいはＬＰＣＶＤ法に
より、同温度が６５０〜８５０℃で成膜される。
【０００９】
【作用】本発明において、溝が形成されて熱酸化された
単結晶シリコン基板に多結晶シリコンを堆積する前に、
予め単結晶シリコン基板の裏面に不可逆性熱収縮性膜を
形成することによって、多結晶シリコン層堆積時に該不
可逆性熱収縮性膜が熱収縮し、基板に多結晶シリコン層
側に凸に反ろうとする力が生じる。同時に堆積された多
結晶シリコン層の収縮によって、基板に多結晶シリコン
層側に凹に反ろうとする力が生じる。その結果、これら
の反ろうとする力が相殺されて基板の反りが矯正される
。冷却時において、基板単結晶，表面側堆積層多結晶シ
リコン層及び裏面側堆積層不可逆性熱収縮性膜との相互
間に熱膨張係数の差による微妙な内部応力のアンバラン
スが生ずるが、これらは本発明で問題にしている多結晶
堆積層の堆積中の熱収縮のソリに対する内部応力のバラ
ンスに比較すると問題にならない。第３図には多結晶シ
リコン側を凹とするソリが図示されているが、このソリ
の発生原因として鈴木らはＪ．Ｅｌｅｃｔｒｏｃｈｅｍ
．Ｓｏｃ．１２４ Ｐ．１７６６（１９７７）の中で
熱膨張係数の差よりも多結晶シリコンがその堆積過程で
熱収縮をするためと説明している。これは堆積中の多結
晶シリコンの粒界が熱により収縮し、この上に成長した
多結晶も同様に収縮するためと考えられている。この状
態で研削すると、基板の反りがほとんどないためにガラ
スプレートに良好に基板が接着され、多結晶シリコン層
、次いで不可逆性熱収縮性膜および単結晶シリコン基板
を良好に研削でき、単結晶シリコン島を厚さが均一でか
つ完全に分離することができる。
単結晶シリコン基板に多結晶シリコンを堆積する前に、
予め単結晶シリコン基板の裏面に不可逆性熱収縮性膜を
形成することによって、多結晶シリコン層堆積時に該不
可逆性熱収縮性膜が熱収縮し、基板に多結晶シリコン層
側に凸に反ろうとする力が生じる。同時に堆積された多
結晶シリコン層の収縮によって、基板に多結晶シリコン
層側に凹に反ろうとする力が生じる。その結果、これら
の反ろうとする力が相殺されて基板の反りが矯正される
。冷却時において、基板単結晶，表面側堆積層多結晶シ
リコン層及び裏面側堆積層不可逆性熱収縮性膜との相互
間に熱膨張係数の差による微妙な内部応力のアンバラン
スが生ずるが、これらは本発明で問題にしている多結晶
堆積層の堆積中の熱収縮のソリに対する内部応力のバラ
ンスに比較すると問題にならない。第３図には多結晶シ
リコン側を凹とするソリが図示されているが、このソリ
の発生原因として鈴木らはＪ．Ｅｌｅｃｔｒｏｃｈｅｍ
．Ｓｏｃ．１２４ Ｐ．１７６６（１９７７）の中で
熱膨張係数の差よりも多結晶シリコンがその堆積過程で
熱収縮をするためと説明している。これは堆積中の多結
晶シリコンの粒界が熱により収縮し、この上に成長した
多結晶も同様に収縮するためと考えられている。この状
態で研削すると、基板の反りがほとんどないためにガラ
スプレートに良好に基板が接着され、多結晶シリコン層
、次いで不可逆性熱収縮性膜および単結晶シリコン基板
を良好に研削でき、単結晶シリコン島を厚さが均一でか
つ完全に分離することができる。
【００１０】
【実施例】次に本発明を実施例に基づいて説明する。図
１（ａ）〜（ｏ）に本発明の誘電体分離基板の製造工程
を示す。まず、図１（ａ）に示すように厚さ４５０〜７
５０μｍ、直径１００〜１５０ｍｍ、主表面が（１００
）のｎ型の単結晶シリコン基板１を用い、図１（ｂ）に
示すように単結晶シリコン基板１の表裏面にＳｂあるい
はＡｓを拡散させてｎ＋ 層２を形成する。その後、図
１（ｃ）に示すようにマスク材として膜厚が約０．６μ
ｍのフォトリソ用酸化膜３を形成した後、図１（ｄ）に
示すようにガラスマスクを用いてＰＥＰ工程により酸化
膜３の一部に開口部４を設ける。その後、図１（ｅ）に
示すようにＫＯＨを主成分とするアルカリ性エッチング
液を用いて約８０℃で異方性エッチングを行ない、幅４
０〜７５μｍ、深さ２８〜５２μｍの溝５を形成した後
、図１（ｆ）に示すように熱酸化により酸化膜６を形成
する。この時の単結晶シリコン基板１の反りは０〜４０
μｍであった。
１（ａ）〜（ｏ）に本発明の誘電体分離基板の製造工程
を示す。まず、図１（ａ）に示すように厚さ４５０〜７
５０μｍ、直径１００〜１５０ｍｍ、主表面が（１００
）のｎ型の単結晶シリコン基板１を用い、図１（ｂ）に
示すように単結晶シリコン基板１の表裏面にＳｂあるい
はＡｓを拡散させてｎ＋ 層２を形成する。その後、図
１（ｃ）に示すようにマスク材として膜厚が約０．６μ
ｍのフォトリソ用酸化膜３を形成した後、図１（ｄ）に
示すようにガラスマスクを用いてＰＥＰ工程により酸化
膜３の一部に開口部４を設ける。その後、図１（ｅ）に
示すようにＫＯＨを主成分とするアルカリ性エッチング
液を用いて約８０℃で異方性エッチングを行ない、幅４
０〜７５μｍ、深さ２８〜５２μｍの溝５を形成した後
、図１（ｆ）に示すように熱酸化により酸化膜６を形成
する。この時の単結晶シリコン基板１の反りは０〜４０
μｍであった。
【００１１】次に図１（ｇ）に示すように単結晶シリコ
ン基板１の溝５が設けられていない面に不可逆性熱収縮
性膜７を設ける。この不可逆性熱収縮性膜７は、多結晶
シリコン堆積温度において収縮性を有し、次工程で単結
晶シリコン基板１の溝５が設けられている面への多結晶
シリコンを堆積させた際に、基板に多結晶シリコン層側
へ凸の反ろうとする力を発生させ、多結晶シリコン層の
収縮による基板の多結晶シリコン層側へ凹の反りを防止
するためのものである。
ン基板１の溝５が設けられていない面に不可逆性熱収縮
性膜７を設ける。この不可逆性熱収縮性膜７は、多結晶
シリコン堆積温度において収縮性を有し、次工程で単結
晶シリコン基板１の溝５が設けられている面への多結晶
シリコンを堆積させた際に、基板に多結晶シリコン層側
へ凸の反ろうとする力を発生させ、多結晶シリコン層の
収縮による基板の多結晶シリコン層側へ凹の反りを防止
するためのものである。
【００１２】この不可逆性熱収縮性膜７の材質としては
、多結晶シリコン堆積温度１１００〜１２５０℃におい
て収縮性を有するものであり、例えば、窒化シリコンま
たはシリコンオキシナイトライド（ＳｉＯＸ ＮＹ ；
Ｙ／Ｘ≧２） が挙げられ、その膜厚としては、０．１
〜０．５μｍが好ましい。不可逆性熱収縮性膜の膜厚が
０．１μｍ未満の場合、多結晶シリコン層の堆積温度で
の熱収縮が小さすぎて、多結晶シリコン層形成後の基板
の多結晶シリコン層側の凹の反りを小さくすることがで
きず、不可逆性熱収縮性膜の膜厚が０．５μｍを超える
場合、多結晶シリコン層の堆積温度での熱収縮が大きす
ぎて、多結晶シリコン層形成後の基板の反りが多結晶シ
リコン層側に凸に大きくなる。
、多結晶シリコン堆積温度１１００〜１２５０℃におい
て収縮性を有するものであり、例えば、窒化シリコンま
たはシリコンオキシナイトライド（ＳｉＯＸ ＮＹ ；
Ｙ／Ｘ≧２） が挙げられ、その膜厚としては、０．１
〜０．５μｍが好ましい。不可逆性熱収縮性膜の膜厚が
０．１μｍ未満の場合、多結晶シリコン層の堆積温度で
の熱収縮が小さすぎて、多結晶シリコン層形成後の基板
の多結晶シリコン層側の凹の反りを小さくすることがで
きず、不可逆性熱収縮性膜の膜厚が０．５μｍを超える
場合、多結晶シリコン層の堆積温度での熱収縮が大きす
ぎて、多結晶シリコン層形成後の基板の反りが多結晶シ
リコン層側に凸に大きくなる。
【００１３】また、不可逆性熱収縮性膜７の形成方法と
しては、ＣＶＤ法が好ましく、特に膜中のシリコン原子
と窒素原子の比，もしくはシリコン原子、窒素原子と酸
素原子の比が安定に制御可能なプラズマＣＶＤ法が好ま
しい。成膜時の温度としては、プラズマＣＶＤ法の場合
３００〜４５０℃が好ましい。また、窒化シリコン膜に
対してはＬＰＣＶＤ法で形成してもよい。この場合は６
５０〜８５０℃で成膜を行う。
しては、ＣＶＤ法が好ましく、特に膜中のシリコン原子
と窒素原子の比，もしくはシリコン原子、窒素原子と酸
素原子の比が安定に制御可能なプラズマＣＶＤ法が好ま
しい。成膜時の温度としては、プラズマＣＶＤ法の場合
３００〜４５０℃が好ましい。また、窒化シリコン膜に
対してはＬＰＣＶＤ法で形成してもよい。この場合は６
５０〜８５０℃で成膜を行う。
【００１４】次に図１（ｈ）に示すように単結晶シリコ
ン基板１の溝５が設けられている面にエピタキシャル法
により多結晶シリコンを堆積させて多結晶シリコン層８
を形成する。多結晶シリコン層８を形成中多結晶シリコ
ン層の収縮により基板に多結晶シリコン層８側に凹に反
ろうとする力が発生する。しかし、前記したように単結
晶シリコン基板１の裏面に設けられた不可逆性熱収縮性
膜７は多結晶シリコン堆積時にその堆積温度で熱収縮す
るため、基板に多結晶シリコン層８側に凸に反ろうとす
る力が発生するので、これらの反ろうとする力は相殺さ
れて、その結果、基板の反りがほとんどなくなる。冷却
後の基板の反りは多結晶シリコン層８側に０〜８０μｍ
であることが好ましく、反りの大きさが８０μｍを超え
る場合、後の研削工程で基板がガラスプレートに良好に
接着しないため、単結晶シリコン基板１を良好に研削す
ることができず、厚さが均一でかつ完全に分離された単
結晶シリコン島を得ることができない。
ン基板１の溝５が設けられている面にエピタキシャル法
により多結晶シリコンを堆積させて多結晶シリコン層８
を形成する。多結晶シリコン層８を形成中多結晶シリコ
ン層の収縮により基板に多結晶シリコン層８側に凹に反
ろうとする力が発生する。しかし、前記したように単結
晶シリコン基板１の裏面に設けられた不可逆性熱収縮性
膜７は多結晶シリコン堆積時にその堆積温度で熱収縮す
るため、基板に多結晶シリコン層８側に凸に反ろうとす
る力が発生するので、これらの反ろうとする力は相殺さ
れて、その結果、基板の反りがほとんどなくなる。冷却
後の基板の反りは多結晶シリコン層８側に０〜８０μｍ
であることが好ましく、反りの大きさが８０μｍを超え
る場合、後の研削工程で基板がガラスプレートに良好に
接着しないため、単結晶シリコン基板１を良好に研削す
ることができず、厚さが均一でかつ完全に分離された単
結晶シリコン島を得ることができない。
【００１５】多結晶シリコン堆積温度としては１１００
〜１２５０℃が好ましく、また、多結晶シリコン層８の
膜厚としては４００〜７００μｍが好ましい。
〜１２５０℃が好ましく、また、多結晶シリコン層８の
膜厚としては４００〜７００μｍが好ましい。
【００１６】また、基板の反りは多結晶シリコン層８の
膜厚や不可逆性熱収縮性膜７の膜厚だけでなく、単結晶
シリコン基板１の厚さや径によっても変化する。単結晶
シリコン基板１の厚さが大きいと基板が反りにくく、ま
た単結晶シリコン基板１の径が大きいと基板は反りやす
い。
膜厚や不可逆性熱収縮性膜７の膜厚だけでなく、単結晶
シリコン基板１の厚さや径によっても変化する。単結晶
シリコン基板１の厚さが大きいと基板が反りにくく、ま
た単結晶シリコン基板１の径が大きいと基板は反りやす
い。
【００１７】次に図１（ｉ）に示すように多結晶シリコ
ン層８の表面を研削する。研削方法としては、ガラスプ
レート９に多結晶シリコン層８の面を上にして基板をワ
ックス等を介して接着し、通常の研削方法にて研削する
。これは次工程で不可逆性熱収縮性膜７および単結晶シ
リコン基板１を研削する際に、ガラスプレート９に接着
する多結晶シリコン層８の表面状態が単結晶シリコン基
板１面の平滑状態に影響を与えるため、予め多結晶シリ
コン層８の表面を平滑にしておく必要があるためである
。基板の反りは０〜８０μｍの範囲で小さいため、ガラ
スプレート９に充分に良好に接着させることができるの
で、多結晶シリコン層８の表面を平滑に研削することが
できる。また、研削する多結晶シリコン層８の厚さ（削
り代）としては３０〜６０μｍ程度が好ましく、基板の
反りは０〜８０μｍの範囲に保たれる。
ン層８の表面を研削する。研削方法としては、ガラスプ
レート９に多結晶シリコン層８の面を上にして基板をワ
ックス等を介して接着し、通常の研削方法にて研削する
。これは次工程で不可逆性熱収縮性膜７および単結晶シ
リコン基板１を研削する際に、ガラスプレート９に接着
する多結晶シリコン層８の表面状態が単結晶シリコン基
板１面の平滑状態に影響を与えるため、予め多結晶シリ
コン層８の表面を平滑にしておく必要があるためである
。基板の反りは０〜８０μｍの範囲で小さいため、ガラ
スプレート９に充分に良好に接着させることができるの
で、多結晶シリコン層８の表面を平滑に研削することが
できる。また、研削する多結晶シリコン層８の厚さ（削
り代）としては３０〜６０μｍ程度が好ましく、基板の
反りは０〜８０μｍの範囲に保たれる。
【００１８】次に図１（ｊ）に示すように不可逆性熱収
縮性膜７および単結晶シリコン基板１を研削する。研削
方法としては、ガラスプレート９に不可逆性熱収縮性膜
７を上にして基板をワックス等を介して接着し、通常の
研削方法にて研削する。基板の反りは０〜８０μｍの範
囲で小さいため、ガラスプレート９に充分にかつ良好に
接着できるので不可逆性熱収縮性膜７および単結晶シリ
コン基板１を良好に研削でき、単結晶シリコン島が完全
に分離されるまで研削することによって、単結晶シリコ
ン島の厚さが均一の誘電体分離基板を得ることができる
。
縮性膜７および単結晶シリコン基板１を研削する。研削
方法としては、ガラスプレート９に不可逆性熱収縮性膜
７を上にして基板をワックス等を介して接着し、通常の
研削方法にて研削する。基板の反りは０〜８０μｍの範
囲で小さいため、ガラスプレート９に充分にかつ良好に
接着できるので不可逆性熱収縮性膜７および単結晶シリ
コン基板１を良好に研削でき、単結晶シリコン島が完全
に分離されるまで研削することによって、単結晶シリコ
ン島の厚さが均一の誘電体分離基板を得ることができる
。
【００１９】ところが、熱収縮成膜７を研削すると基板
に多結晶シリコン層８側に凸に反ろうとする力がなくな
るため、研削中に図１（ｋ）に示すように基板が多結晶
シリコン層８側に凹に反ろうとする。この場合、万一基
板のガラスプレート９への接着力が弱いと基板が多結晶
シリコン層８側に凹に反るため、この状態で研磨し続け
ると単結晶シリコン島を完全に分離できず、またその厚
さを均一にすることができない。そこで不可逆性熱収縮
性膜７を研削した後、一度基板をガラスプレート９から
外して、図１（ｌ）に示すように多結晶シリコン層８側
に凹の反りが生じた基板に酸化処理を施した後、単結晶
シリコン面及び多結晶シリコン面の酸化膜を除去するこ
とにより、基板の処理を０〜８０μｍに矯正しても良い
。図１（ｋ）〜図１（ｍ）はこのような任意に採用され
る工程を示している。特別な事情がなければ図１（ｊ）
から図１（ｏ）の工程に向かう。基板の酸化方法として
は、通常の酸化方法、例えば、ウエットＯ２ 酸化の場
合、Ｈ２ Ｏ／Ｏ２ にて１１５０℃、３〜１２時間で
行なう。この酸化処理によって、単結晶シリコン基板１
はその表面が酸化されて酸化膜１０が形成されるのみで
あるが、一方多結晶シリコン層８は酸化膜１０の他その
表面から酸素が粒界拡散した多結晶シリコン層領域１１
が形成される。酸素は粒界に変席するので該多結晶シリ
コン層８は膨張し、その結果、基板の多結晶シリコン層
８側への凹の反りが小さくなって０〜８０μｍ程度とな
る。
に多結晶シリコン層８側に凸に反ろうとする力がなくな
るため、研削中に図１（ｋ）に示すように基板が多結晶
シリコン層８側に凹に反ろうとする。この場合、万一基
板のガラスプレート９への接着力が弱いと基板が多結晶
シリコン層８側に凹に反るため、この状態で研磨し続け
ると単結晶シリコン島を完全に分離できず、またその厚
さを均一にすることができない。そこで不可逆性熱収縮
性膜７を研削した後、一度基板をガラスプレート９から
外して、図１（ｌ）に示すように多結晶シリコン層８側
に凹の反りが生じた基板に酸化処理を施した後、単結晶
シリコン面及び多結晶シリコン面の酸化膜を除去するこ
とにより、基板の処理を０〜８０μｍに矯正しても良い
。図１（ｋ）〜図１（ｍ）はこのような任意に採用され
る工程を示している。特別な事情がなければ図１（ｊ）
から図１（ｏ）の工程に向かう。基板の酸化方法として
は、通常の酸化方法、例えば、ウエットＯ２ 酸化の場
合、Ｈ２ Ｏ／Ｏ２ にて１１５０℃、３〜１２時間で
行なう。この酸化処理によって、単結晶シリコン基板１
はその表面が酸化されて酸化膜１０が形成されるのみで
あるが、一方多結晶シリコン層８は酸化膜１０の他その
表面から酸素が粒界拡散した多結晶シリコン層領域１１
が形成される。酸素は粒界に変席するので該多結晶シリ
コン層８は膨張し、その結果、基板の多結晶シリコン層
８側への凹の反りが小さくなって０〜８０μｍ程度とな
る。
【００２０】この状態で図１（ｎ）に示すように単結晶
シリコン基板１を上にして再びガラスプレート９に基板
をワックス等を介して接着させ、通常の研削方法にて酸
化膜１０および単結晶シリコン基板１を研削する。基板
の接着の際には基板の反りが小さいため、ガラスプレー
ト９への接着が良好となり、その結果、単結晶シリコン
基板１は図１（ｏ）に示すように単結晶シリコン島１１
が完全に分離され、かつ厚さが均一に研削されて誘電体
分離基板１２を得る。単結晶シリコン島１１の厚さとし
ては２６〜５０μｍが好ましい。単結晶シリコン島の厚
さが２６μｍ未満の場合、半導体集積回路を歩留まり良
く製造することができず、単結晶シリコン島の厚さが５
０μｍを超える場合、溝５の深さが２８〜５２μｍであ
るため完全に単結晶シリコン島１１を分離することがで
きない。
シリコン基板１を上にして再びガラスプレート９に基板
をワックス等を介して接着させ、通常の研削方法にて酸
化膜１０および単結晶シリコン基板１を研削する。基板
の接着の際には基板の反りが小さいため、ガラスプレー
ト９への接着が良好となり、その結果、単結晶シリコン
基板１は図１（ｏ）に示すように単結晶シリコン島１１
が完全に分離され、かつ厚さが均一に研削されて誘電体
分離基板１２を得る。単結晶シリコン島１１の厚さとし
ては２６〜５０μｍが好ましい。単結晶シリコン島の厚
さが２６μｍ未満の場合、半導体集積回路を歩留まり良
く製造することができず、単結晶シリコン島の厚さが５
０μｍを超える場合、溝５の深さが２８〜５２μｍであ
るため完全に単結晶シリコン島１１を分離することがで
きない。
【００２１】以上の製造工程により、基板の反りがなく
、単結晶シリコン島の厚さが均一でかつ分離が完全な誘
電体分離基板を得ることができる。
、単結晶シリコン島の厚さが均一でかつ分離が完全な誘
電体分離基板を得ることができる。
【００２２】
【発明の効果】以上の説明が明らかなように本発明の誘
電体分離基板の製造方法によれば、基板の反りを矯正す
ることができるので、単結晶シリコン島の厚さが均一で
かつ分離が完全な誘電体分離基板を製造することができ
、半導体集積回路を歩留まり良く製造することができる
。
電体分離基板の製造方法によれば、基板の反りを矯正す
ることができるので、単結晶シリコン島の厚さが均一で
かつ分離が完全な誘電体分離基板を製造することができ
、半導体集積回路を歩留まり良く製造することができる
。
【図１】本発明の誘電体分離基板の製造方法の一実施例
を示す製造工程における断面図である。
を示す製造工程における断面図である。
【図２】従来の誘電体分離基板の製造工程における断面
図である。
図である。
【図３】多結晶シリコン堆積時の基板に反りが生じた状
態を示す断面図である。
態を示す断面図である。
【図４】図３の状態で単結晶シリコンを研削して得られ
る誘電体分離基板の断面図である。
る誘電体分離基板の断面図である。
１ 単結晶シリコン基板
２ ｎ＋ 層
３ 酸化膜
４ 開口部
５ 溝
６ 酸化膜
７ 不可逆性熱収縮性膜
８ 多結晶シリコン層
９ ガラスプレート
１０ 酸化膜
１１ 酸素の粒界拡散した多結晶シリコン層領域１２
単結晶シリコン島 １３ 誘電体分離基板 １４ 単結晶シリコン基板 １５ 溝 １６ 酸化膜 １７ 多結晶シリコン層 １８ 単結晶シリコン島 １９ 誘電体分離基板
単結晶シリコン島 １３ 誘電体分離基板 １４ 単結晶シリコン基板 １５ 溝 １６ 酸化膜 １７ 多結晶シリコン層 １８ 単結晶シリコン島 １９ 誘電体分離基板
Claims (4)
- 【請求項１】 多結晶シリコンを支持体とする誘電体
分離基板の製造方法において、溝が形成された単結晶シ
リコン基板に熱酸化膜を形成後、多結晶シリコンを堆積
させる前に該単結晶シリコン基板の裏面に不可逆性熱収
縮性膜を形成し、かつ該単結晶シリコン基板に多結晶シ
リコンを堆積させて該堆積面を研削した後、該不可逆性
熱収縮性膜とともに該単結晶シリコン基板を研削するこ
とを特徴とする誘電体分離基板の製造方法。 - 【請求項２】 上記多結晶シリコンを１１００〜１２
５０℃で堆積させ、不可逆性熱収縮性膜としてプラズマ
ＣＶＤ法により、３００〜４５０℃で成膜された窒化ケ
イ素膜又はシリコンオキシナイトライド膜（ＳＩＯＸ
ＮＹ，但しＹ／Ｘ≧２）を用いることを特徴とする請求
項１に記載の誘電体分離基板の製造方法。 - 【請求項３】 上記窒化ケイ素又はシリコンオキシナ
イトライド膜（ＳＩＯＸ ＮＹ ，但しＹ／Ｘ≧２）の
膜形成をＬＰＣＶＤ法により６５０〜８５０℃で行うこ
とを特徴とする請求項２に記載の誘電体分離基板の製造
方法。 - 【請求項４】 上記不可逆性熱収縮性膜を除去し、更
に多結晶シリコン層の表面に熱酸化膜を形成した後、上
記単結晶基板を研削することを特徴とする請求項１〜３
のいずれか１項に記載の誘電体分離基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417208A JPH07118505B2 (ja) | 1990-12-28 | 1990-12-28 | 誘電体分離基板の製造方法 |
| US07/811,958 US5183783A (en) | 1990-12-28 | 1991-12-23 | Method for production of dielectric-separation substrate |
| DE69125588T DE69125588T2 (de) | 1990-12-28 | 1991-12-24 | Verfahren zur Herstellung von Substraten mit dielektrischer Trennung |
| EP91312027A EP0493116B1 (en) | 1990-12-28 | 1991-12-24 | Method for production of dielectric separation substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417208A JPH07118505B2 (ja) | 1990-12-28 | 1990-12-28 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251957A true JPH04251957A (ja) | 1992-09-08 |
| JPH07118505B2 JPH07118505B2 (ja) | 1995-12-18 |
Family
ID=18525333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417208A Expired - Lifetime JPH07118505B2 (ja) | 1990-12-28 | 1990-12-28 | 誘電体分離基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5183783A (ja) |
| EP (1) | EP0493116B1 (ja) |
| JP (1) | JPH07118505B2 (ja) |
| DE (1) | DE69125588T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817166B2 (ja) * | 1991-04-27 | 1996-02-21 | 信越半導体株式会社 | 超薄膜ｓｏｉ基板の製造方法及び製造装置 |
| JP3175188B2 (ja) * | 1991-05-10 | 2001-06-11 | ソニー株式会社 | 位置合わせマークの形成方法 |
| WO1993026041A1 (en) * | 1992-06-17 | 1993-12-23 | Harris Corporation | Bonded wafer processing |
| KR100275712B1 (ko) * | 1992-10-12 | 2000-12-15 | 윤종용 | 반도체 소자의 게이트 산화막 형성방법 |
| JP3301170B2 (ja) * | 1993-08-09 | 2002-07-15 | ソニー株式会社 | 半導体装置の製法 |
| JP3033655B2 (ja) * | 1993-09-28 | 2000-04-17 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| US5449638A (en) * | 1994-06-06 | 1995-09-12 | United Microelectronics Corporation | Process on thickness control for silicon-on-insulator technology |
| US6815774B1 (en) | 1998-10-29 | 2004-11-09 | Mitsubishi Materials Silicon Corporation | Dielectrically separated wafer and method of the same |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US6563133B1 (en) * | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
| US6524881B1 (en) * | 2000-08-25 | 2003-02-25 | Micron Technology, Inc. | Method and apparatus for marking a bare semiconductor die |
| JP2002141253A (ja) * | 2000-10-31 | 2002-05-17 | Disco Abrasive Syst Ltd | 半導体装置 |
| US7169685B2 (en) * | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
| US7317278B2 (en) * | 2003-01-31 | 2008-01-08 | Cabot Microelectronics Corporation | Method of operating and process for fabricating an electron source |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| CN105712286B (zh) * | 2014-12-02 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | Mems器件的制作方法 |
| CN113161229A (zh) * | 2021-04-12 | 2021-07-23 | 上海新昇半导体科技有限公司 | 多晶硅薄膜衬底的制备方法 |
Citations (1)
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|---|---|---|---|---|
| JPS58122747A (ja) * | 1982-01-14 | 1983-07-21 | Fujitsu Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3385729A (en) * | 1964-10-26 | 1968-05-28 | North American Rockwell | Composite dual dielectric for isolation in integrated circuits and method of making |
| US3624467A (en) * | 1969-02-17 | 1971-11-30 | Texas Instruments Inc | Monolithic integrated-circuit structure and method of fabrication |
| JPS5329551B2 (ja) * | 1974-08-19 | 1978-08-22 | ||
| KR850004178A (ko) * | 1983-11-30 | 1985-07-01 | 야마모도 다꾸마 | 유전체 분리형 집적회로 장치의 제조방법 |
| US4631804A (en) * | 1984-12-10 | 1986-12-30 | At&T Bell Laboratories | Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer |
| US4649630A (en) * | 1985-04-01 | 1987-03-17 | Motorola, Inc. | Process for dielectrically isolated semiconductor structure |
| US4606936A (en) * | 1985-04-12 | 1986-08-19 | Harris Corporation | Stress free dielectric isolation technology |
| JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
-
1990
- 1990-12-28 JP JP2417208A patent/JPH07118505B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-23 US US07/811,958 patent/US5183783A/en not_active Expired - Fee Related
- 1991-12-24 EP EP91312027A patent/EP0493116B1/en not_active Expired - Lifetime
- 1991-12-24 DE DE69125588T patent/DE69125588T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122747A (ja) * | 1982-01-14 | 1983-07-21 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0493116B1 (en) | 1997-04-09 |
| EP0493116A2 (en) | 1992-07-01 |
| DE69125588D1 (de) | 1997-05-15 |
| EP0493116A3 (en) | 1994-06-15 |
| US5183783A (en) | 1993-02-02 |
| DE69125588T2 (de) | 1997-11-27 |
| JPH07118505B2 (ja) | 1995-12-18 |
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