JPH04199619A - 半導体装置用ウエハの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 絶縁層上に半導体層が在る半導体ウェハ、即ち、Ｓｏｌ
ウェハと呼ばれる半導体装置用ウェハの製造方法に関し
、 予め薄膜化ストッパ膜のパターンを形成しておいても、
後から任意に半導体チップの大きさを定めることができ
るようにすることを目的とし、絶縁膜を介して半導体基
板と半導体支持基板とを貼り合わせ、次いで、前記半導
体基板を必要とされる薄膜活性層の厚さを下回らない範
囲で薄膜化し、次いで、前記半導体基板の外周を所定の
幅で除去して下地である前記絶縁膜の一部を表出させ、
次いで、前記絶縁股上に前記半導体基板よりも薄い薄膜
化ストッパ膜を形成し、次いで、前記薄膜化ストッパ膜
の厚さと前記半導体基板の厚さとが一致するように該半
導体基板の薄膜化を行って薄膜活性層とする工程が含ま
れてなるよう構成する。

〔産業上の利用分野〕

本発明は、絶縁層上に例えばＳｉ半導体層が在る半導体
ウェハ、即ち、Ｓｏｌ　　（ｓｉｌｉｃｏｎｏｎ　　１
ｎｓｕｌａｔｏｒ）ウェハと呼ばれる半導体装置用ウェ
ハの製造方法に関する。

ＳＯＩウェハは半導体素子を作り込んだ場合の素子特性
、或いは、素子間分離などの点でバルク・ウェハを用い
た場合に比較して優れていて、なかでも貼り合わせ技術
を用いて作成されたＳｏｌウェハはバルクの良好な結晶
性を活かすことができるので好ましいとされているが、
未だ、改良すべき余地が多く残されている。

〔従来の技術〕

第７図乃至第１１図は貼り合わせ技術を用いてＳｏｌウ
ェハを作成する工程を説明する為の工程要所に於けるＳ
ｏｌウェハの要部切断側面図を表し、以下、これ等の図
を参照しつつ解説する。

第７図参照 熱酸化法を適用することに依り、厚さ例えば１　（ｎｍ
）程度のＳｉｎ、からなる絶縁膜２を形成したＳｉ半導
体基板１を用意する。

尚、第７図乃至第９図は基板の一部を誇張して描いたも
のであり、通常、基板には平均的に見て２〔μｍ〕乃至
３〔μｍ〕の凹凸がある。

？−（２） Ｓｔ半半導体基板色は別にＳｉ半導体支持基板３を用意
する。

一般に、支持基板としては、半導体装置の製造プロセス
との整合性の関係で、Ｓｉ半導体からなる基板を用いる
ことが多く、また、Ｓｉ半導体支持基板側にも絶縁膜を
形成することもある。

第８図参照 通常の技法を通用することに依ってＳｉ半導体基板１と
Ｓｉ半導体支持基板３を貼り合わせてＳＯＩウェハとす
る。

第９図参照 通常の技法を適用することに依り、Ｓｉ半導体基板１を
薄層化してＳｉ活性Ｊｉｌ’とする。

このようにして貼り合わせＳｏｌウェハを完成し、この
後、通常の技術を通用してＳｉ活性３１１’に半導体素
子を作り込むようにする。

ところで、前記説明のようにして作成する貼り合わせＳ
ＯＩウェハのなかでも、Ｓｉ半導体基板１を薄層化して
得られるＳｉ活性層１′の層厚が１　〔μｍ〕以下であ
る、所謂、薄膜Ｓｏｌウェハが注目されている。

この薄膜ＳＯＩウェハを作成するには、Ｓｉ活性層１′
に於ける層厚の面内ばらつきを支持基板３に於ける厚さ
のばらつき以下に抑える必要がある。通常、Ｓｉ半導体
基板１を薄層化するに際しては、支持基板３の裏面を基
準にして研削技術或いは研磨技術を利用して実施してい
るが、この方法に依存した場合、層厚の面内ばらつきを
支持基板３の厚さのばらつき以下に抑えることは困難で
ある。

第１０図及び第１１図は薄膜ＳＯＩウェハを得る為の工
程を説明する為の工程要所に於けるウェハの要部切断側
面図を表し、第７図乃至第９図に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとする
。

第１０図参照 １Ｏ−（１） 通常のフォト・リソグラフィ技術を適用することに依り
、Ｓｉ半導体基板１の表面から絶縁膜２に達する深さの
溝ＩＡを形成する。

尚、Ｓｉ半導体基板１は、上記の工程に入る前の段階で
、必要とされる薄膜活性層の層厚を下回らない範囲で薄
膜化しであるが、ここでは便宜上、それを記号１で指示
しである。

１Ｏ−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ　　ｖａｐ。

ｕｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さが得ようとするＳｉ活性層の厚さと等
しいＳｉＯ□からなる薄膜化ストッパ膜４を溝ＩＡ内に
形成する。

第１１図参照 １ｌ−（１） Ｓｉ半導体基板１の研磨を行い、高さが薄膜化ストッパ
膜４の高さと一致した時点で停止させることで、均一な
厚さに￥Ｒ膜化されたＳｔ活性１ｉｉ１’が得られる。

通常、この種の研磨は、Ｓｉエツチング液を含ませた布
でＳｉ半導体基板１を拭くようにして行われるので、Ｓ
ｔＯ□からなる薄膜化ストッパ膜４が現れた時点で、Ｓ
ｉ半導体基板１の研磨は半ば自動的に停止された状態に
なる。

前記した工程で、Ｓｉ半導体基板１を薄膜化するのに利
用する薄膜化ストッパ膜４は溝ＩＡ内に形成したが、実
は、この溝ＩＡは半導体ウェハに於けるスクライプ・ラ
インに相当するものであって、このようにすることで、
半導体チップの占有面積に影響を与えることなく、この
技術を実施できる。

〔発明が解決しようとする課吐〕

第７図乃至第１１図について説明した従来の薄膜Ｓｏｌ
ウェハを作成する技術に於いては、ストッパ膜４を半導
体ウェハのスクライブ・ラインに相当する＄１域に形成
するようにしている。

従って、半導体ウェハに薄膜化ストッパ膜４を先に形成
した場合、それに依って半導体チップの大きさは限定さ
れてしまう。そのようなことがないようにする為には、
半導体チップの大きさの如何に対応し、ａｍ化ストッパ
ｗＡ４のパターンを変えたＳＯＩウェハを種々と用意し
なければならない。

第１２図は半導体チップの大きさに対応して薄膜化スト
ッパ膜４を形成した薄膜化Ｓｏｌウェハの平面図を表し
、第７図乃至第１１図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。

図から明らかなように、薄膜化ストッパ膜４のパターン
は半導体チップの大きさに対応して形成されている。

本発明では、予め薄膜化ストッパ膜のパターンを形成し
ておいても、後から任意に半導体チップの大きさを定め
ることができるようにする。

〔課題を解決するための手段〕

本発明に依る半導体装置用ウェハの製造方法に於いては
、 （１）絶縁膜（例えば絶縁膜２）を介して半導体基板（
例えばＳｉ半導体基板１）と半導体支持基板（例えばＳ
ｔ半導体支持基板３）とを貼り合わせ、次いで、前記半
導体基板を必要とされる薄膜活性層の厚さを下回らない
範囲でＩｗＡ化し、次いで、前記半導体基板の外周を所
定の幅で除去して下地である前記絶縁膜の一部を表出さ
せ、次いで、前記絶縁膜上に前記半導体基板よりも薄い
薄膜化ストッパ膜（例えば薄膜化ストッパ膜４）を形成
し、次いで、前記薄膜化ストッパ膜の厚さと前記半導体
基板の厚さとが一致するように該半導体基板の薄膜化を
行って薄膜活性層（例えばＳｉ活性層１′）とする工程
が含まれてなるか、或いは、 （２）絶縁膜を介して半導体基板と半導体支持基板とを
貼り合わせ、次いで、前記半導体基板を必要とされる薄
膜活性層の厚さを下回らない範囲で薄膜化し、次いで、
前記半導体基板の外周近傍に所定の幅をもつ溝（例えば
溝ＩＡ）を形成して下地である前記絶縁膜の一部を表出
させ、次いで、前記溝内に表出された絶縁膜上に前記半
導体基板よりも薄い薄膜化ストッパ膜を形成し、次いで
、前記薄膜化ストッパ膜の厚さと前記半導体基板の厚さ
とが一致するように該半導体基板の薄膜化を行って薄膜
活性層とする工程が含まれてなるか、或いは、 （３）絶縁膜を介して半導体基板と半導体支持基板とを
貼り合わせ、次いで、前記半導体基板を必要とされる″
ａ膜膜性性層厚さを下回らない範囲で薄膜化し、次いで
、半導体基板の外周を内側が半導体チップの方形に整合
するパターンをもつように除去して下地である絶縁膜の
一部を表出させ、次いで、前記絶縁膜上に前記半導体基
板よりも薄い薄膜化ストッパ膜を形成し、次いで、前記
薄膜化ストッパ膜の厚さと前記半導体基板の厚さとが一
致するように該半導体基板の薄膜化を行って薄膜活性層
とする工程 が含まれてなるか、或いは、 （４）前記（１）或いは（２）或いは（３）に於いて、
薄膜化ストッパ膜の形成時に半導体基板の中央近傍に薄
膜化ストッパ補助膜（例えば薄膜化ストッパ補助膜４Ａ
）を形成すること を特徴とする。

［作用］ 前記手段を採ることに依って得られるＳＯＩウェハでは
、活性層となるべき半導体基板に薄膜化ストッパ膜を設
けて研磨を行うので、活性層の厚さを均一なものとする
ことができ、しかも、薄膜化ストッパ膜を設けているに
も拘わらず、薄膜化された活性層が略連続した一平面を
なしているので、半導体装置の製造プロセス時に半導体
チップの大きさを任意に選択してスクライブ・ラインを
形成することができ、従って、従来のように多種類のＳ
ｏｌウェハを作成する必要はなくなり、コストが低減さ
れる。

〔実施例〕

第１図は本発明一実施例の要部平面図を、そして、第２
図は工程要所に於ける要部切断側面図をそれぞれ表し、
第７図乃至第１２図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。

この実施例を製造する場合の工程を説明すると次の通り
である。尚、Ｓｉ半導体基板１とＳｉ支持基板３とを貼
り合わせ、Ｓｉ半導体基板１を必要な薄膜活性層の膜厚
を下回らない程度に薄膜化するまでは、従来の技術その
まま利用しているので省略し、その次の段階から説明す
る。

（１）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス並びにエッチャントをＫＯＨとするウェッ
ト・エツチング法を適用することに依って、直径が約１
５　（ｃｍ）　　（６（インチ〕）のＳｉ半導体基板１
の外周を例えば７〔閣〕〜９〔閣〕程度の幅で除去し、
Ｓｉｎ、からなる絶縁膜２の一部を表出させる。

（２）ＣＶＤ法を適用することに依り、厚さ例えば０．
３〔μｍ］のＳｉｎ、からなる薄膜化ストッパ膜４を形
成する。

（３）　　フォト・リソグラフィ技術に於けるレジスト
・プロセス及びエッチャントをフッ酸とするウェット・
エツチング法を適用することに依り、絶縁膜２上に幅５
〔閣〕の薄膜化ストッパ膜４を残して他を除去する。

（４）　　アミンの水溶液にコロイダル・シリカを僅か
に混入して研磨剤とし、また、硬いポリウレタンからな
る研磨布を用い、Ｓｉ半導体基板１の表面を研磨する。

（５）薄膜化ストッパ膜４とＳｉ半半導体基板色の高さ
が一致するまで研磨を行い、薄膜化されたＳｉ活性層１
′を得る。

このＳｉ活性層１′は層厚が３００（ｎｍ）±３０［ｎ
ｍ］である。

第３図は本発明に於ける他の実施例の要部平面図を、そ
して、第４図は第３図に見られる実施例の工程要所に於
ける要部切断側面図をそれぞれ表し、第１図及び第２図
と第７図乃至第１２図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。

この実施例が第１図及び第２図について説明した実施例
と相違するところは、薄膜化ストッパ膜４がＳｉ半導体
基板ｌの外周近傍に形成された溝内に形成されている点
である。

第５図は本発明に於ける他の実施例の要部平面図を表し
、第１図乃至第４図と第７図乃至第１２図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。

この実施例では、薄膜化ストッパ膜４のパターンの内側
を半導体チップの方形の形状に合わせである。

このようにした場合、半導体チップの占有面積に影響を
与えることなく、薄膜化ストフパＷＡ４の面積を増大さ
せることができ、薄膜化の研磨を停止させる精度を向上
させるのには有利である。但し、このようにすると、半
導体チップの大きさを薄膜化ストッパ膜４のパターンに
制約されることな（任意に選択できる旨の本発明の効果
は成る程度減殺されざるを得ない。

第６図は本発明に於ける他の実施例の要部平面図を表し
、第１図乃至第５図と第７図乃至第１２図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。

この実施例では、ウェハの中心に薄膜化ストッパ補助膜
４Ａを形成しである。

このようにした場合、大口径のウェハであっても、その
中央部分に於ける薄膜化停止は確実に行われ、全面に亙
る均一性を向上させることができる。但し、このように
すると、薄膜化ストッパ補助膜４Ａが存在する箇所では
、半導体チップが得られない。

〔発明の効果〕

本発明に依る半導体装置用ウェハの製造方法に於いては
、絶縁膜を介して半導体基板と半導体支持基板とを貼り
合わせ、次いで、前記半導体基板を必要とされる薄膜活
性層の厚さを下回らない範囲で薄膜化し、次いで、前記
半導体基板の外周を所定の幅で除去して下地である前記
絶縁膜の一部を表出させ、次いで、前記絶縁膜上に前記
半導体基板よりも薄い薄膜化ストッパ膜を形成し、次い
で、前記薄膜化ストッパ膜の厚さと前記半導体基板の厚
さとが一致するように該半導体基板の薄膜化を行って薄
膜活性層とする工程が含まれてなることが基本になって
いる。

前記構成を採ることに依って得られるＳｏｌウェハでは
、活性層となるべき半導体基板に薄膜化ス）７バ膜を設
けて研磨を行うので、活性層の厚さを均一なものとする
ことができ、しかも、ｌ１ｌｌ化ストツパ膜を設けてい
るにも拘わらず、薄膜化された活性層が略連続した一平
面をなしているので、半導体装置の製造プロセス時に半
導体チップの大きさを任意に選択してスクライブ・ライ
ンを形成することができ、従って、従来のように多種類
のＳｏｌウェハを作成する必要はなくなり、コストが低
減される。

【図面の簡単な説明】

第１図は本発明一実施例の要部平面図、第２図は第１図
に見られる実施例の工程要所に於ける要部切断側面図、
第３図は本発明に於ける他の実施例の要部平面図、第４
図は第３図に見られる実施例の工程要所に於ける要部切
断側面図、第５図は本発明に於ける他の実施例の要部平
面図、第６図は他の実施例の要部平面図、第７図乃至第
１１図は貼り合わせ技術を用いてＳＯＩウェハを作成す
る工程を説明する為の工程要所に於けるＳＯＩウェハの
要部切断側面図、第１２図は半導体チップの大きさに対
応して薄膜化ストッパ膜４を形成した薄膜化Ｓｏｌウェ
ハの平面図を表している。 図に於いて、１はＳｔ半導体基板、１′はＳｔ活性層、
ＩＡは溝、２は絶縁膜、３はＳｉ半導体支持基板、４は
薄膜化ストッパ膜、４Ａは薄膜化ストッパ補助膜をそれ
ぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第１図 実施例の工程要所（二於ける要部切断側面図第２図 実施例の要部平面図 第３図 実施例の工程要所番こ於ける要部切断側面図第４図 実施例の要部平面図 第５図 実施例の要部平面図 第６図 作成工程要所１こ於けるＳｏｌウェハの要部切断側面図
第７図 作成工程要所に於けるＳｏｌウェハの要部切断側面図第
８図 １′ 作成工程要所Ｃ二於けるＳｏｌウェハの要部切断側面図
作成工程要所（二於けるＳｏｌウェハの要部切断側面図
第１０図 作成工程要所に於けるＳｏｌウェハの要部切断側面図第
１１図

Claims (4)

【特許請求の範囲】
1. （１）絶縁膜を介して半導体基板と半導体支持基板とを
   貼り合わせ、 次いで、前記半導体基板を必要とされる薄膜活性層の厚
   さを下回らない範囲で薄膜化し、次いで、前記半導体基
   板の外周を所定の幅で除去して下地である前記絶縁膜の
   一部を表出させ、 次いで、前記絶縁膜上に前記半導体基板よりも薄い薄膜
   化ストッパ膜を形成し、 次いで、前記薄膜化ストッパ膜の厚さと前記半導体基板
   の厚さとが一致するように該半導体基板の薄膜化を行っ
   て薄膜活性層とする工程が含まれてなることを特徴とす
   る半導体装置用ウェハの製造方法。
2. （２）絶縁膜を介して半導体基板と半導体支持基板とを
   貼り合わせ、 次いで、前記半導体基板を必要とされる薄膜活性層の厚
   さを下回らない範囲で薄膜化し、次いで、前記半導体基
   板の外周近傍に所定の幅をもつ溝を形成して下地である
   前記絶縁膜の一部を表出させ、 次いで、前記溝内に表出された絶縁膜上に前記半導体基
   板よりも薄い薄膜化ストッパ膜を形成し、 次いで、前記薄膜化ストッパ膜の厚さと前記半導体基板
   の厚さとが一致するように該半導体基板の薄膜化を行っ
   て薄膜活性層とする工程が含まれてなることを特徴とす
   る半導体装置用ウェハの製造方法。
3. （３）絶縁膜を介して半導体基板と半導体支持基板とを
   貼り合わせ、 次いで、前記半導体基板を必要とされる薄膜活性層の厚
   さを下回らない範囲で薄膜化し、次いで、半導体基板の
   外周を内側が半導体チップの方形に整合するパターンを
   もつように除去して下地である絶縁膜の一部を表出させ
   、次いで、前記絶縁膜上に前記半導体基板よりも薄い薄
   膜化ストッパ膜を形成し、 次いで、前記薄膜化ストッパ膜の厚さと前記半導体基板
   の厚さとが一致するように該半導体基板の薄膜化を行っ
   て薄膜活性層とする工程が含まれてなることを特徴とす
   る半導体装置用ウェハの製造方法。
4. （４）薄膜化ストッパ膜の形成時に半導体基板の中央近
   傍に薄膜化ストッパ補助膜を形成することを特徴とする
   請求項１或いは２或いは３記載の半導体装置用ウェハの
   製造方法。