JPH04167457A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04167457A JPH04167457A JP2296638A JP29663890A JPH04167457A JP H04167457 A JPH04167457 A JP H04167457A JP 2296638 A JP2296638 A JP 2296638A JP 29663890 A JP29663890 A JP 29663890A JP H04167457 A JPH04167457 A JP H04167457A
- Authority
- JP
- Japan
- Prior art keywords
- package
- external lead
- lead terminals
- type
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000005476 soldering Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 2
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 241001062872 Cleyera japonica Species 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10522—Adjacent components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、実装基板上に集積回路用パッケージを搭載
した半導体装置に関するものである。
した半導体装置に関するものである。
第2図は従来の集積回路パッケージを搭載した半導体装
置を示す図で、同図(a)は片面実装した場合を示して
いる。また第3図は、このパッケージのリード接合部の
拡大断面図であり、ここでは特にスモールアウトライン
パッケージ(SOP)の場合を示している。
置を示す図で、同図(a)は片面実装した場合を示して
いる。また第3図は、このパッケージのリード接合部の
拡大断面図であり、ここでは特にスモールアウトライン
パッケージ(SOP)の場合を示している。
図において、1aは実装基板5上に搭載されたパッケー
ジ本体、2はその外部リード端子、3はその半田付部、
4は半田付部3と実装基板5とを接続する半田であり、
この半田4によりパッヶ−ジ1aが基板5に固着されて
いる。また各パッケージ1aは、配線9及びスルーホー
ル8により接続されている。
ジ本体、2はその外部リード端子、3はその半田付部、
4は半田付部3と実装基板5とを接続する半田であり、
この半田4によりパッヶ−ジ1aが基板5に固着されて
いる。また各パッケージ1aは、配線9及びスルーホー
ル8により接続されている。
次に実装方法について説明する。SOP型の集積回路パ
ッケージ1aを実装基板5上に実装する場合、第3図の
ように、実装基板5の表面に形成された各々の電極部の
マウントパッド6に半田4を予め付けておき、この実装
基板5上にパッケージ1aを載置してそれらの外部リー
ド端子2の半田付部3とマウントパッド6とを、半田4
で電気的9機械的に接続して半田付けする方法か取られ
ている。また、第2図のように、各外部リード端子2は
、■〜@のリード位置が決められている。
ッケージ1aを実装基板5上に実装する場合、第3図の
ように、実装基板5の表面に形成された各々の電極部の
マウントパッド6に半田4を予め付けておき、この実装
基板5上にパッケージ1aを載置してそれらの外部リー
ド端子2の半田付部3とマウントパッド6とを、半田4
で電気的9機械的に接続して半田付けする方法か取られ
ている。また、第2図のように、各外部リード端子2は
、■〜@のリード位置が決められている。
同図に示すように、その外部リード端子2が下方に折り
曲げられたAタイプのパッケージ】aを基板5に実装し
て、同番号の外部リード端子2同士を接続するためには
、実装基板5に複雑な配線9やスルーホール8を設ける
必要がある。
曲げられたAタイプのパッケージ】aを基板5に実装し
て、同番号の外部リード端子2同士を接続するためには
、実装基板5に複雑な配線9やスルーホール8を設ける
必要がある。
従来の半導体装置は以上のように構成されているので、
第2図榊に示すように片面実装した場合2つのパッケー
ジ間で同番号のリード同士をつなぐ際、配線が交差し、
スルーホールか必要となるなどの問題点があった。
第2図榊に示すように片面実装した場合2つのパッケー
ジ間で同番号のリード同士をつなぐ際、配線が交差し、
スルーホールか必要となるなどの問題点があった。
本発明は、上記のような問題点を解消するためになされ
たもので、ICパッケージの片面実装において、2つの
パッケージの電気的に接続される例えば同番号のリード
同士が対称に位置し、同一マウントパッド上でまたは配
線の交差やスルーホールを必要とすることなく接続する
ことかできる半導体装置を得ることを目的とする。
たもので、ICパッケージの片面実装において、2つの
パッケージの電気的に接続される例えば同番号のリード
同士が対称に位置し、同一マウントパッド上でまたは配
線の交差やスルーホールを必要とすることなく接続する
ことかできる半導体装置を得ることを目的とする。
本発明に係る半導体装置は、実装基板の一表面上に、そ
の外部リードを下方に折り曲げた第1のICパッケージ
と外部リードを上方に折り曲げた第2のICパッケージ
とを、隣合った側面にあり電気的に接続される各々の外
部リード端子同士を同一のマウントパッド上に配置して
実装するようにしたものである。
の外部リードを下方に折り曲げた第1のICパッケージ
と外部リードを上方に折り曲げた第2のICパッケージ
とを、隣合った側面にあり電気的に接続される各々の外
部リード端子同士を同一のマウントパッド上に配置して
実装するようにしたものである。
本発明に係る半導体装置は、集積回路用パッケージとし
て、外部リード端子を下側に折り曲げたものと上側に折
り曲げたものの2種類を用い、片面実装する場合には同
一マウントパッド上に電気的に接続される外部リード端
子同士を配置するようにしたから、複雑な配線やスルー
ホールが不要となる。又、一方のパッケージの外部リー
ド端子間にもう一方のパッケージの外部リード端子か配
置されるように2つのパッケージの外部リード端子を配
置することにより、高密度実装か可能となる。
て、外部リード端子を下側に折り曲げたものと上側に折
り曲げたものの2種類を用い、片面実装する場合には同
一マウントパッド上に電気的に接続される外部リード端
子同士を配置するようにしたから、複雑な配線やスルー
ホールが不要となる。又、一方のパッケージの外部リー
ド端子間にもう一方のパッケージの外部リード端子か配
置されるように2つのパッケージの外部リード端子を配
置することにより、高密度実装か可能となる。
以下、本発明の一実施例を図について説明する。
第1図は本発明の一実施例による半導体装置を示す。図
において、第2図、第3図と同一符号は同一部分を示し
、1はICチップ7を樹脂封止してなるICパッケージ
、2は該ICパッケージlの配列番号■〜@の決まって
いる外部リード端子、5はICパッケージ1の実装基板
である。この実装基板5に搭載されたパッケージlは、
第4図(a)〜(d)に示すように外部リード端子2を
下側つまりICチップ7と反対側に折り曲げた第1のI
Cパッケージ(Aタイプ)laと、第5図(a)〜(d
)に示すように外部リード端子2を上側つまりICチッ
プ7側に折り曲げた第2のICパッケージ(Bタイプ)
lbの2種類がある。この2種類のパッケージは上述の
ように、外部リード端子2の折り曲げ方か異なるため、
AタイプとBタイプのパッケージla、1bでは同一の
配列番号のリード端子■〜@か対称形に位置しており、
第1図に示すように、実装基板5の一表面にAタイプ及
びBタイプのパッケージla、1bをほぼ平行に並へて
実装した場合、両者の各リード端子は対称な位置にくる
。
において、第2図、第3図と同一符号は同一部分を示し
、1はICチップ7を樹脂封止してなるICパッケージ
、2は該ICパッケージlの配列番号■〜@の決まって
いる外部リード端子、5はICパッケージ1の実装基板
である。この実装基板5に搭載されたパッケージlは、
第4図(a)〜(d)に示すように外部リード端子2を
下側つまりICチップ7と反対側に折り曲げた第1のI
Cパッケージ(Aタイプ)laと、第5図(a)〜(d
)に示すように外部リード端子2を上側つまりICチッ
プ7側に折り曲げた第2のICパッケージ(Bタイプ)
lbの2種類がある。この2種類のパッケージは上述の
ように、外部リード端子2の折り曲げ方か異なるため、
AタイプとBタイプのパッケージla、1bでは同一の
配列番号のリード端子■〜@か対称形に位置しており、
第1図に示すように、実装基板5の一表面にAタイプ及
びBタイプのパッケージla、1bをほぼ平行に並へて
実装した場合、両者の各リード端子は対称な位置にくる
。
次に作用、効果について説明する。
集積回路パッケージlを実装基板5に固着する方法は従
来と同様であるか、本実施例ではAタイプ及びBタイプ
の2種類のパッケージを用いて実装する点か異なる。
来と同様であるか、本実施例ではAタイプ及びBタイプ
の2種類のパッケージを用いて実装する点か異なる。
第1図に示すように片面実装する場合は、実装基板5の
一表面にAタイプ及びBタイプのパッケージIa、lb
をほぼ平行に並べて実装する。この場合は、Aタイプの
外部リード端子2はこれと同一番号のBタイプのパッケ
ージの外部リード端子2と線対称の位置にあるため隣合
った側面にある外部リード端子同士は同一マウントパッ
ド上に配置することができるので配線が不要となる。ま
た、他のリード端子についても配線を交差させたり、ス
ルーホールを設けたりすることなく、配線の引き回しの
みでこれらをつなぐことがてきる。
一表面にAタイプ及びBタイプのパッケージIa、lb
をほぼ平行に並べて実装する。この場合は、Aタイプの
外部リード端子2はこれと同一番号のBタイプのパッケ
ージの外部リード端子2と線対称の位置にあるため隣合
った側面にある外部リード端子同士は同一マウントパッ
ド上に配置することができるので配線が不要となる。ま
た、他のリード端子についても配線を交差させたり、ス
ルーホールを設けたりすることなく、配線の引き回しの
みでこれらをつなぐことがてきる。
また、第1図の実施例では、特にAタイプのパッケージ
1aの外部リード端子2の間に、Bタイプパッケージl
bの外部リード端子2が配置されているので、上述のよ
うに互いの半田付部3同士か同一マウントパッド上に配
置されて配線が不要であるのみならず、2つのパッケー
ジを搭載する基板の面積が狭くてすみ、高密度実装化に
も対応できる。
1aの外部リード端子2の間に、Bタイプパッケージl
bの外部リード端子2が配置されているので、上述のよ
うに互いの半田付部3同士か同一マウントパッド上に配
置されて配線が不要であるのみならず、2つのパッケー
ジを搭載する基板の面積が狭くてすみ、高密度実装化に
も対応できる。
第6図にリード3をマウントパッド6に実装する場合の
いくつかの例を示す。
いくつかの例を示す。
マウントパッド6とは、基本的に部品の接続又は取付け
のために使用される導体であり、例えば、リードの幅を
f、2本のリードを接続しているもの(マウントパッド
または配線)の幅をLとすると、同図(a)の場合、2
I!≦Lであれば同一マウントパッド、同図(b)の場
合l≦してあれば同一マウントパッドに実装されている
と言える。しかし、同図(C)の場合、2本のリード3
を接続している部分6,9のうちの部分9は、その輻L
°か/>L’となるとき、接続部9は配線と言える。配
線の場合、−殻内に絶縁層ソルダーレジストでカバーさ
れている場合が多い。本発明は、部品実装か可能な1つ
のエリアに、2種類以上の半田付部か実装された場合を
すべて同一マウントパッド上での接続として含む。
のために使用される導体であり、例えば、リードの幅を
f、2本のリードを接続しているもの(マウントパッド
または配線)の幅をLとすると、同図(a)の場合、2
I!≦Lであれば同一マウントパッド、同図(b)の場
合l≦してあれば同一マウントパッドに実装されている
と言える。しかし、同図(C)の場合、2本のリード3
を接続している部分6,9のうちの部分9は、その輻L
°か/>L’となるとき、接続部9は配線と言える。配
線の場合、−殻内に絶縁層ソルダーレジストでカバーさ
れている場合が多い。本発明は、部品実装か可能な1つ
のエリアに、2種類以上の半田付部か実装された場合を
すべて同一マウントパッド上での接続として含む。
このように本実施例では、第1のICパッケージはその
外部リードを下方に折り曲げたAタイプ、第2のICパ
ッケージは上方に折り曲げたBタイプとして実装基板に
装着したことにより、各リードの配列が対称形に位置し
、隣合った側面にある各外部リード端子は同一マウント
パッド上で接続か可能で配線は不要となり、他の外部リ
ード端子もスルーホールを設けたりすることなく配線の
引き回しのみでつなぐことができる。
外部リードを下方に折り曲げたAタイプ、第2のICパ
ッケージは上方に折り曲げたBタイプとして実装基板に
装着したことにより、各リードの配列が対称形に位置し
、隣合った側面にある各外部リード端子は同一マウント
パッド上で接続か可能で配線は不要となり、他の外部リ
ード端子もスルーホールを設けたりすることなく配線の
引き回しのみでつなぐことができる。
また、本実施例では、2つのICパッケージの外部リー
ド端子同士を同一マウントパッド上に配置しているので
、パッケージ間の位置ずれを防ぎ、さらに半田付の複雑
さによるリードの半田ブリッジの発生も防ぐことができ
る。
ド端子同士を同一マウントパッド上に配置しているので
、パッケージ間の位置ずれを防ぎ、さらに半田付の複雑
さによるリードの半田ブリッジの発生も防ぐことができ
る。
なお、上記実施例では、スモール・アウトライン・パッ
ケージ(SOP)について述べたか、これは外部リード
端子かJ型に成形加工されているプラスチック・リード
付チップ・キャリア(PLCC)や、Jリード形アウト
ラインパッケージ(SOJ)でもよく、本発明は面実装
形のパッケージには全て適用することかできる。
ケージ(SOP)について述べたか、これは外部リード
端子かJ型に成形加工されているプラスチック・リード
付チップ・キャリア(PLCC)や、Jリード形アウト
ラインパッケージ(SOJ)でもよく、本発明は面実装
形のパッケージには全て適用することかできる。
又、本実施例においては、接続されるリードがわかり易
いようにピン番号をもうけ、同一番号のリードを接続す
るように図示したが、特に番号はなくてもよく、電気的
に接続するリードであればよい。また、外部リード端子
をすべて接続する必要もなく、少なくとも1組以上接続
させるものとする。
いようにピン番号をもうけ、同一番号のリードを接続す
るように図示したが、特に番号はなくてもよく、電気的
に接続するリードであればよい。また、外部リード端子
をすべて接続する必要もなく、少なくとも1組以上接続
させるものとする。
又、本実施例においては、2つのICパッケージ間の外
部リード端子同士を接続する場合について述べたが、同
−ICパッケージにおいて隣り合う一組以上の外部リー
ド端子2同士を接続する場合においても、第6図(a)
の本発明の第3の実施例のようにすれば、同様に同一の
マウントパッド6上で接続することも可能である。
部リード端子同士を接続する場合について述べたが、同
−ICパッケージにおいて隣り合う一組以上の外部リー
ド端子2同士を接続する場合においても、第6図(a)
の本発明の第3の実施例のようにすれば、同様に同一の
マウントパッド6上で接続することも可能である。
以上のように本発明に係る半導体装置は、外部リード端
子を下側、上側に折り曲げた第1.第2ノハツケージを
併用して、2つのICパッケージ間で同番号の外部リー
ド端子同士が対称に位置するようにし、隣合った側面に
ある端子同士は同一のマウントパッド上に配置したため
、基板上の配線が非常に少なく、また、他の端子につい
ても配線を交差させることなく電気的に接続でき、スル
ーホールも不要となる。
子を下側、上側に折り曲げた第1.第2ノハツケージを
併用して、2つのICパッケージ間で同番号の外部リー
ド端子同士が対称に位置するようにし、隣合った側面に
ある端子同士は同一のマウントパッド上に配置したため
、基板上の配線が非常に少なく、また、他の端子につい
ても配線を交差させることなく電気的に接続でき、スル
ーホールも不要となる。
また、一方のパッケージの外部リード端子間にもう一方
のパッケージの外部リード端子を配置することによって
、より高密度な実装が可能となるという効果が得られる
。
のパッケージの外部リード端子を配置することによって
、より高密度な実装が可能となるという効果が得られる
。
第1図は本発明の一実施例による集積回路用パッケージ
を搭載した半導体装置を示す図、第2図は従来の集積回
路用パッケージを搭載した半導体装置を示す図、第3図
はICパッケージのリード接合部を示す拡大図、第4図
はAタイプのICパッケージを示す図、第5図はBタイ
プのICパッケージを示す図、第6図(alは本発明の
第3の実施例を示す図、第6図(b)、 (C)は第6
図(alとともにマウントパッドと配線の区別を示す図
である。 図において、1aは第1のICパッケージ、1bは第2
のICパッケージ、2は外部リード端子、5は実装基板
、6はマウントパッド、7はICチップ、8はスルーホ
ール、9は配線である。 なお図中、同一符号は同−又は相当部分を示す。
を搭載した半導体装置を示す図、第2図は従来の集積回
路用パッケージを搭載した半導体装置を示す図、第3図
はICパッケージのリード接合部を示す拡大図、第4図
はAタイプのICパッケージを示す図、第5図はBタイ
プのICパッケージを示す図、第6図(alは本発明の
第3の実施例を示す図、第6図(b)、 (C)は第6
図(alとともにマウントパッドと配線の区別を示す図
である。 図において、1aは第1のICパッケージ、1bは第2
のICパッケージ、2は外部リード端子、5は実装基板
、6はマウントパッド、7はICチップ、8はスルーホ
ール、9は配線である。 なお図中、同一符号は同−又は相当部分を示す。
Claims (3)
- (1)実装基板の一表面上にICパッケージを実装した
半導体装置において、 外部リード端子を下方に折り曲げた第1のICパッケー
ジと、外部リード端子を上方に折り曲げた第2のICパ
ッケージとを平行に並べて片面実装し、 前記2つのパッケージの隣合う側面にある電気的に接続
されるべき一組またはそれ以上の外部リード端子の各半
田付部を、前記実装基板上に設けられた同一マウントパ
ッド上に配置して実装したことを特徴とする半導体装置
。 - (2)半田付部が同一マウントパッド上で電気的に接続
される上記2つのパッケージの外部リード端子は、上記
第1のICパッケージ又は第2のパッケージの一方の外
部リード端子間にもう一方のパッケージの外部リード端
子が配置される配置となっていることを特徴とする請求
項1記載の半導体装置。 - (3)同一のICパッケージに設けられた隣り合う1組
以上のリードを同一マウントパッド上に配置し実装した
ことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2296638A JP2568748B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置 |
DE69111022T DE69111022T2 (de) | 1990-10-30 | 1991-10-25 | Eine Halbleiteranordnung mit zwei integrierten Schaltungspackungen. |
EP91309879A EP0484062B1 (en) | 1990-10-30 | 1991-10-25 | A semiconductor device comprising two integrated circuit packages |
US07/783,878 US5309020A (en) | 1990-10-30 | 1991-10-29 | Packaged semiconductor device assembly including two interconnected packaged semiconductor devices mounted on a common substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2296638A JP2568748B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04167457A true JPH04167457A (ja) | 1992-06-15 |
JP2568748B2 JP2568748B2 (ja) | 1997-01-08 |
Family
ID=17836134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2296638A Expired - Lifetime JP2568748B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5309020A (ja) |
EP (1) | EP0484062B1 (ja) |
JP (1) | JP2568748B2 (ja) |
DE (1) | DE69111022T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010004009A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 패키지의 외부 접속 단자 배열 방법 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2634516B2 (ja) * | 1991-10-15 | 1997-07-30 | 三菱電機株式会社 | 反転型icの製造方法、反転型ic、icモジュール |
US5270964A (en) * | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
JP2565091B2 (ja) * | 1993-07-01 | 1996-12-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5502621A (en) * | 1994-03-31 | 1996-03-26 | Hewlett-Packard Company | Mirrored pin assignment for two sided multi-chip layout |
US6014586A (en) * | 1995-11-20 | 2000-01-11 | Pacesetter, Inc. | Vertically integrated semiconductor package for an implantable medical device |
US6262434B1 (en) * | 1996-08-23 | 2001-07-17 | California Micro Devices Corporation | Integrated circuit structures and methods to facilitate accurate measurement of the IC devices |
US6008538A (en) * | 1996-10-08 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus providing redundancy for fabricating highly reliable memory modules |
US5814884C1 (en) * | 1996-10-24 | 2002-01-29 | Int Rectifier Corp | Commonly housed diverse semiconductor die |
DE19922186C1 (de) * | 1999-05-12 | 2000-10-19 | Siemens Ag | IC-Chip |
JP4606567B2 (ja) * | 2000-11-02 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積装置 |
US7211884B1 (en) | 2002-01-28 | 2007-05-01 | Pacesetter, Inc. | Implantable medical device construction using a flexible substrate |
TWI228303B (en) * | 2003-10-29 | 2005-02-21 | Advanced Semiconductor Eng | Semiconductor package, method for manufacturing the same and lead frame for use in the same |
US7289332B2 (en) * | 2004-06-16 | 2007-10-30 | Liberty University | Mirror image electrical packages and system for using same |
TWI262564B (en) * | 2005-04-29 | 2006-09-21 | Holtek Semiconductor Inc | Multi-functional chip construction |
US8310098B2 (en) | 2011-05-16 | 2012-11-13 | Unigen Corporation | Switchable capacitor arrays for preventing power interruptions and extending backup power life |
US9601417B2 (en) * | 2011-07-20 | 2017-03-21 | Unigen Corporation | “L” shaped lead integrated circuit package |
JP6673012B2 (ja) * | 2016-05-26 | 2020-03-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01139449U (ja) * | 1988-03-18 | 1989-09-22 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6046581A (ja) * | 1983-08-24 | 1985-03-13 | シャープ株式会社 | フラットディスプレイパネル |
JPH0671059B2 (ja) * | 1984-03-26 | 1994-09-07 | 株式会社日立製作所 | メモリモジュール |
JPS61244504A (ja) * | 1985-04-23 | 1986-10-30 | 宮崎 朝雄 | しぼり丸太の製造方法 |
JPS63296292A (ja) * | 1987-05-27 | 1988-12-02 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-10-30 JP JP2296638A patent/JP2568748B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-25 EP EP91309879A patent/EP0484062B1/en not_active Expired - Lifetime
- 1991-10-25 DE DE69111022T patent/DE69111022T2/de not_active Expired - Fee Related
- 1991-10-29 US US07/783,878 patent/US5309020A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01139449U (ja) * | 1988-03-18 | 1989-09-22 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010004009A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 패키지의 외부 접속 단자 배열 방법 |
Also Published As
Publication number | Publication date |
---|---|
DE69111022D1 (de) | 1995-08-10 |
DE69111022T2 (de) | 1995-11-23 |
US5309020A (en) | 1994-05-03 |
EP0484062B1 (en) | 1995-07-05 |
JP2568748B2 (ja) | 1997-01-08 |
EP0484062A1 (en) | 1992-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7547963B2 (en) | Semiconductor device and its wiring method | |
JPH04167457A (ja) | 半導体装置 | |
US5781415A (en) | Semiconductor package and mounting method | |
JPS63296292A (ja) | 半導体装置 | |
JPH04273451A (ja) | 半導体装置 | |
JP2907127B2 (ja) | マルチチップモジュール | |
JPH10189653A (ja) | 半導体素子およびこの半導体素子を有する回路モジュール | |
JP3150560B2 (ja) | 半導体装置 | |
JP2000088921A (ja) | 半導体装置 | |
JPH08191111A (ja) | 電子部品パッケージ | |
KR19980070133A (ko) | 반도체 장치, 반도체 장치의 실장장치 및, 반도체 장치의 제조방법 | |
JPS63229842A (ja) | 表面実装用パツケ−ジ | |
JP2652222B2 (ja) | 電子部品搭載用基板 | |
JPH10150065A (ja) | チップサイズパッケージ | |
JP2505359Y2 (ja) | 半導体搭載用基板 | |
JPH03296236A (ja) | 半導体装置 | |
JP2001319943A (ja) | 半導体装置 | |
JPH03256395A (ja) | 電子装置 | |
JPH03248543A (ja) | フィルムキャリアテープ | |
JPS6352497A (ja) | 配線基板 | |
JPH05152709A (ja) | 電子装置 | |
JPH0637434A (ja) | Pga型部品の面実装用印刷配線基板 | |
JPH0371648A (ja) | 電子部品搭載用基板 | |
JPH09213867A (ja) | 表面実装部品 | |
JPH0239484A (ja) | プリント回路基板 |