JPH0370345A - フレーム作成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 シリアルな伝送路であるデータハイウェイ伝送品質を維
持するための各種回路の正常性を試験するための複数種
類のフレームパターンを作成するフレーム作成回路に関
し、 簡易な構成で迅速に任意のフレームパターンを作成する
ことが出来るフレーム作成回路を提供することを目的と
し、 キーボードの操作によりアクセスされる中央制御装置か
らの制御により書込み／読出し可能メモリ制御部をアク
セスし、書込み／読出し可能メモリ制御部の制御のもと
にデータビットを各種変更してデュアルポート書込み／
読出し可能メモリへ書込むことにより複数種類のフレー
ムパターンを作成し、データフレームパターンをシリア
ルデータに変換して当該データハイウェイへの送出動作
を入力端子と出力端子を別個に有するデュアルポート書
込み／読出し可能メモリを用いて行うように構成する。

エラー検出回路等が正常か否かを試験する必要がある。

これら回路の正常性の有無を試験するためには、種々の
パターンを有するデータフレームを通じて試験するのが
一般的であり、これら複数種類のパターンを作成するた
めのフレーム作成回路が必要となる。

かかるフレーム作成回路は、試験時間が短くしかもフレ
ームパターンの作成や変更が容易且つ迅速に出来ること
が試験時間を短時間に終わらせる上で必要となる。

〔産業上の利用分野〕 本発明は、シリアルな伝送路であるデータハイウェイ伝
送品質を維持するための各種回路の正常性をＥｌするた
めの複数種類のフレームパターンを作成するフレーム作
成回路に関する。

シリアル伝送路においては、伝送品質を常に正常な状態
に維持するために種々の保護回路、エラー検出回路等を
有しているが、これら保護回路。

〔従来の技術〕

第４図はシリアル伝送路であるデータハイウェイの試験
方法を説明する図、第５図はフレーム作成回路の従来例
を説明する図、第６図は従来例のフレーム作成回路に用
いられる書込み／読出し可能メモリの構成を説明する図
、第７図はフレームフォーマットを説明する図をそれぞ
れ示す。

第４図はディジタル交換機ｉと、ディジタル交換機ｉと
多重化装置２の間を接続する２　Ｍ　ｂ　／　ｓのデー
タハイウェイＨＷｉ（これは一般にシリアル伝送路をな
す）と対応したインタフェース回路を有するハイウェイ
側インタフェース盤（以下ＩＦ盤と称する）２１ａと、 多重化装置２により複数の２　Ｍ　ｂ　／　ｓのデータ
ハイウェイＨＷｉを多重化したデータを伝送する最大２
６　Ｍ　ｂ　／　ｓのシリアル伝送路（ｂ）と、シリア
ル伝送路（ロ）と多重化装置２との間の接続をなす伝送
路側ＩＦ盤２１ｂとを具備し構成している。

２　Ｍ　ｂ　／　ｓのデータハイウェイＨＷｉは複数個
からなり、それぞれのデータハイウェイＨＷｉに対応し
てハイウェイ側ＩＦ盤り１ａ内には図示省略したインタ
フェース回路を有する。

このデータハイウェイＨＷｔを通じて伝送されるデータ
の伝送品質を維持するためには、ハイウェイ側ＩＦ盤２
１ａに図示省略した各種のデータ保護回路やデータエラ
ー検出回路等が具備されている。

この図示省略したデータ保護回路やデータエラー検出回
路等の正常性を試験するための１つの方法として、各種
フレームパターンを有するデータを遺り取りしてアラー
ムの発生の有無を検出することにより行う方法がある。

そのために、あるハイウェイ側ＩＦ盤り１ａ内インタフ
ェース回路に対応するデータハイウェイＨＷｉを試験す
るためにハイウェイ側ＩＦ盤り１ａ内゛にフレーム作成
回路２１０をそなえている。

第５図はハイウェイ側ＩＦ盤２１ａ又は伝送路側ＩＦ盤
２１ｂ内に備えられている上述のフレーム作成回路２１
０の従来例を示す。

第５図に示すフレーム作成回路２１０は、回路内動作を
プログラムに基づき制御する中央制御部（以下ＣＰＵと
称する）２２と、 マン・マシーンインタフェース用機器として設置されて
いるキーボード２２０とＣＰＵ２２との間を接続するイ
ンタフェース部（以下ＩＦと称する）２３と、 後述する第６図の構成を有するデータの書込み／読出し
可能メモリ（以下メモリ（ＲＡＭ）と称する）２４と、 データのメモリ（ＲＡＭ）２４への書込み／読出しの衝
突を調停する調停回路２５と、メモリ（ＲＡＭ）２４の
データ書込み／読出しタイミング用信号をフレームタイ
ミング発生部２８からの出力に基づき作成するメモリア
クセスタイミング発生部２６と、 ＣＰＵ２２から発生するアドレスをメモリ（ＲＡＭ）２
４へのデータ書込み／読出しと同期して選択するセレク
タ（ＳＥＬ）２７と、 回路内の動作タイミングを取るための信号を発生するフ
レームタイミング発生部２８と、メモリ（ＲＡＭ）２４
から読出したデータをシリアルデータに変換するパラレ
ル／シリアル変換部（以下Ｐ／Ｓ変換部と称する）２９
とを具備して構成している。

上述のＣＰＵ２２はフレームを作成するためのデータを
作り、このデータをメモリ（ＲＡＭ）２４に書込み／読
出しすることにより、各種フレームパターンを作成する
。

第６図はフレームを作成するデータを書込むメモリ（Ｒ
ＡＭ）２４の構成を示す。尚、以下の各符号に付加され
ている符号ｉはメモリセルアレイの個数に対応する数値
であり、第６図の場合４個のメモリセルアレイからなる
ものとする。

次に、本例に用いるメモリ（ＲＡＭ）２４の構成は、フ
レームデータの入出力端子ＭＤｉ／ＤＱｉと、 入出力端子ＭＤｉ／ＤＱｉを通じて入出力するデータを
保持する人出力バッファ２４ａ　（ｉ）と、２５６Ｘ２
５６ビツトを記憶するメモリセルアレイ２４ｂ（ｉ）と
、 ２５６Ｘ２５６ビツトからなる複数のメモリセルアレイ
２４ｂ（ｉ）のコラム側アドレスを展開するコラムデコ
ーダ２４ｃ　（ｉ）と、同じくメモリセルアレイ２４ｂ
（ｉ）のロウ側アドレスを展開するロウデコーダ２４ｄ
と、入出力バッファ２４ａ　（ｉ）とメモリセルアレイ
２４ｂ（ｉ）とのデータの入出力をアドレスに応じて開
閉する入出力ゲート（以下Ｉ１０ゲートと称する）２４
ｅ　（ｉ）と、 メモリセルアレイ２４ｂ（ｉ）へデータをり−ド／ライ
トするためのアドレス（アドレス端子Ａ。〜Ａ、を通じ
て入力され、８ビツトで構成される）を保持し一定タイ
ミングで出力するアドレスバッファ２４ｆと、 一定速度のクロックを発生するクロックジェネレータ２
４ｇと、 アドレスバッファ２４ｆを定期的にリフレッシュするた
めの時間をクロックジェネレータ２４ｇからのクロック
で計数することにより得るリフレッシュアドレスカウン
タ２４ｈと、 メモリセルアレイ２４ｂ（ｉ）へデータを書込む時のク
ロックを発生するライトクロックジェネレータ２４ｊと
を具備して構成している。

尚、クロックジェネレータ２４ｇの出力は、メモリアク
セスタイミング発生部２６からの制御信号（＊ＲＡＳ、
＊ＣＡＳ）により制御される。又、同じデータ書込みや
データ転送の制御もそれぞれ＊ＭＥ、＊ＷＥ、＊ＴＲ，
＊ＯＥ端子へ入力する制御信号により行われる。

尚、図中の例えば符号＊ＲＡＳは符号ＲＡＳの逆極性を
示すもので以下同様である。

本例のメモリセルアレイ２４ｂ（ｉ）はダイナミックメ
モリセルを使用しているために、定期的なリフレッシュ
動作を必要とし、最大ｄｍｓ以内にアドレスの各々につ
いてリフレッシュをリフレッ〉ニアドレスカウンタ２４
ｈの出力により行われる。

第７図は上述のフレーム作成回路２１０で作成されるフ
レームフォーマットの例を示す。即ち、３２ケのタイム
スロット（以下ＴＳと称する）で１フレームを構成する
。

又、この３２ケのＴＳの内ＴＳＩとＴＳＩ７は制御情報
用とし用い、他のＴＳ２〜ＴＳ３２までにデータグルー
プであるハンドグループ（以下ＨＧと称する）毎に１つ
のＴＳを割り当て、５ＨＧでｌブロック（Ｂ３０ＣＫ）
をなし、６Ｂ３０ＣＫ　（Ｂ３０ＣＫＩ−Ｂ３０ＣＫ６
）で構成されている。

尚、Ｂ３０ＣＫＩはＴＳ２をＨＧＩとしてＴＳ６をＨＯ
２に割り当てたものであり、Ｂ３０ＣＫ２はＴＳ７をＨ
ＧＩとしてＴＳＩＩをＨＯ２に、Ｂ３０ＣＫ３はＴＳＩ
２をＨＧＩとしてＴＳＩ６をＨＯ２に、Ｂ３０ＣＫ４は
ＴＳＩ８をＨＧＩとしてＴＳ２２をＨＯ２に、Ｂ３０Ｃ
Ｋ５はＴＳ２３をＨＧＩとしてＴＳ２７をＨＯ２に、Ｂ
３０ＣＫ６はＴＳ２ＢをＨＧ　１としてＴＳ３２をＨＯ
２に割り当てたものである。

次に、ＴＳＩは８ビツトで構成され、最初のＶに“１”
を挿入すると送信を示し、ＳはＳＥＮＤＡＬＭを意味し
、正常時Ｏ′”で警報時“１”が挿入され、ＳＴＩ〜Ｓ
Ｔ５には各種条件を設定するビットとなる。

又、ＴＳＩ７には送信時°“１パを挿入することになる
。

所定ディジタル交換機ｉとのデータハイウェイＨＷｉを
試験する場合、ディジタル交換機ｉ側に第４図に示すよ
うにデータハイウェイ試験機１を接続し、一方、キーボ
ード２２０でフレーム作成回路２１０のＣＰＵ２２をア
クセスする。

ＣＰＵ２２はフレームの作成データを出力し、同じ＜　
ＣＰＵ２２から出力されるアドレスをフレームタイミン
グ発生部２８からのタイミングでセレクタ２７で選択し
たものがメモリセルアレイ２４ｂ（ｉ）に送出されるこ
とによりフレームの作成データが書込まれる。

フ゛レームの作成データはメモリセルアレイ２４ｂ　Ｈ
）の入出力端子ＭＤ　（ｉ）／ＤＱ　（ｉ）を介して入
力し、人出力バッファ２４ａ　（ｉ）に保持され、一方
ＣＰＵ２２からのアドレスはアドレス端子Ａ０〜Ａ、を
介してアドレスバッファ２４ｒに保持される。

この状態でＣＰＵ２２からの制御信号に基づきメモリア
クセスタイミング２６から出力される制御信号＊ＲＡＳ
／＊ＣＡＳでライトクロックジェネレータ２４ｊが出力
するクロックタイミングで書込みがなされる。

即ち、＊ＲＡＳ端子の立下がりタイミングはＡ。〜Ａ７
の８本のロウアドレスのストローブに用いられると同時
に、二重機能端子＊ＭＥ／＊ＷＢ。

＊ＴＲ／＊ＯＥ、ＭＤｉ／ＤＱｉの第１の機能（＊ＭＥ
、＊ＴＲ，ＭＤｉ）を決めるタイミングとして用いられ
、このタイミングから一定時間後は第２の機能（＊ＷＥ
、＊ＯＥ、ＤＱｉ）として動作する。

次に、＊ＲＡＳが°“ハイ“　（″ロウ”と共に二値を
示す信号で“ロウ′”より高いレベルを示す）になると
ＲＡＭ側であるメモリセルアレイ２４ｂ（ｉ）側はスタ
ンバイ状態となる。

一方＊ＣＡＳ端子の立下がりタイミングは、Ａ。〜Ａ７
の８本のコラムアドレスのストローブとして用いられる
と共に、ＲＡＭボート（出力ボート）であるＤＱｉ端子
の出力インピーダンスのコントロールを行う。

次に、＊ＭＥ／＊ＷＥ端子は、非転送時＊ＲＡＳの立下
がりタイミングでＩＭＥ　（マスクモードイネイブル）
として働き、その後は＊ＷＥ（ライトイネイブル）とし
て働く。

例えば、ＩＭＥが＊ＲＡＳの立下がり時“ロウ”であれ
ば、ビットマスクモードとなりデータ入力ポー）ＭＤ　
ｉから人力するデータのビット単位で書込みを禁止する
ことが出来る。

一方、ＩＭＥが“ハイ゛であれば通常のり一ド／ライト
動作となる。

又、＊ＷＥの情報はＲＡＭボートのライトモードとリー
ドモードの選択を行うものであり、＊ＷＥを°“ハイ”
レベルにするとり−ドモードとなり“°ロウ′レベルに
するとライトモードになる。

次に、＊ＴＲ／＊ＯＥ端子は、＊ＲＡＳの立下がりタイ
ミングで＊ＴＲ（）ランスファイネイブル）として動作
し、その後は＊ＯＥ（出力イネイブル）として働く。

次に第５図において、メモリアクセスタイミング２６の
動作タイミングはフレームタイξング発生部２８からの
信号でアクセスされる。

又、ＣＰＵ２２からの制御信号によりメモリセルアレイ
２４ｂ（ｉ）がアクセスされるタイミングと、フレーム
タイξング発生部２８からのアクセスとが衝突する場合
、例えばメモリセルアレイ２４ｂ（ｉ）の入出力端子Ｍ
Ｄ（ｉ）／ＤＱ（ｊ）を介してのデータ入力制御と、メ
モリセルアレイ２４ｂ（ｉ）の入出力端子ＭＤ（ｉ）／
ＤＱ（＋）を介してのメモリセルアレイ２４ｂ（ｉ）か
らの読出しデータの出力制御とが衝突した場合、調停回
路２５にてどちらか一方に調停される。

本例のメモリセルアレイ２４ｂ　（ｔ）では書込まれた
フレームデータは入出力端子ＭＤｉ）／ＤＱｉの出力ボ
ート（ＤＱｉに相当する）を介して送出され、これをＰ
／Ｓ変換部２９を介してシリアルデータに変換したフレ
ームパターンとして送出されることになる。

フレームパターンは複数種類作成することが出来る。即
ち、ＣＰＵ２２から出力するフレームの作成データを変
更することにより、複数種類のフレームパターンとする
ことが出来る。

例えば、第７図のＢ３０ＣＫＩ−ＨＧＩから順に“Ｏ”
又は“Ｉ　１１に変更することにより複数種類のフレー
ムパターンとすることが出来る。

〔発明が解決しようとする課題］ 第５図に示すフレーム作成回路２１０ではＣＰＵ２２か
らの書込みデータ端子と、フレームパターンとしての読
出しデータ端子とがメモリセルアレイ２４ｂ（ｉ）上で
は同一端子を用いるようになっているため、書込みデー
タと読出しデータとを同時に処理することが不可能であ
り、その分処理時間がかかることになる。

本例の場合メモリ（ＲＡＭ）２４上入出力端子が同一端
子であるため同時に読出し／書込みのためのアクセスを
行うことが不可能である。

従って、ＣＰＵ２２からとフレームタイミング発生部２
８からのアクセスを調停する必要があり、しかもフレー
ム作成は連続的であるため調停が複雑となり調停回路２
５もその分複雑となる。

本発明は、簡易な構成で迅速に任意のフレームパターン
を作成することが出来るフレーム作成回路を提供するこ
とを目的とする。

〔課題を解決するための手段〕

第１図は本発明のフレーム作成回路の原理を説明する図
を示す。

第１図に示す本発明のフレーム作成回路２１０は、中央
制御装置（ＣＰＵ）２２と、書込み／読出し可能メモリ
制御部２６ａと、デュアルポート書込み／読出し可能メ
モリ３０ａを具備し構成されており、 中央制御装置（ＣＰＵ）２２は、キーボードの操作によ
りアクセスされ書込み／読出し可能なメモリ制御部２６
ａをアクセスするものであり、書込み／読出し可能なメ
モリ制御部２６ａは、フレームを作成するためのデータ
ビットを各種に変更しながら書込む制御や、書込んだデ
ータの読出し制御を行うものであり、 デュアルポート書込み／読出し可能メモリ３０ａは、複
数種類のフレームパターンを作成するためのデータ書込
み端子と読出し端子を別個に有し、フレームパターンを
読出す時点にはシリアルデータに変換したフレームとし
て読出すことが可能なものであり、 かかるデュアルポート書込み／読出し可能メモリ３０ａ
を用いることにより、本課題を解決するための手段とす
る。

〔作　用〕 中央制御装置（ＣＰＵ）２２から出力されるフレームを
作成するためのデータは、デュアルポート書込み／読出
し可能メモリ３０ａの入力端子を通じて書込み、フレー
ムデータの読出しは読出す時にシリアルデータに変更し
て読出し、出力端子へ転送して入力端子とは無関係に出
力される。

又、入力端子へのデータ人カタイ亀ングは連続的に行わ
れるが、デュアルポート書込み／読出し可能メモリ３０
ａから読出したデータを出力側で一旦保持することもあ
り、出力端子側へ転送する頻度は、入力端子へのデータ
入力回数の数分の１ですむように構成される。

従って、Ｐ／Ｓ変換部が削除されしかも調停回路が容易
になるため回路構成が簡易となり、しかも入力端子と出
力端子をそれぞれ別個に持つことによりフレーム作成処
理が迅速に行われる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明のフレーム作成回路の実施例を説明する
図、第３図は本発明のフレーム作成回路を構成するデュ
アルポートメモリの構成を説明する図をそれぞれ示す。

尚、全図を通じて同一符号は同一対象物を示す。

本発明の実施例におけるフレームフォーマットは第７図
で説明したものと同一とし、各種フレームパターンへの
設定・変更も第５図及び第７図で説明したようにＣＰＵ
２２に各Ｂ３０−ＣＫｉのＨＧｉのビットを変更するこ
とにより行われるものとする。

第２図に示す本発明のフレーム作成回路２１０は、第１
図で説明した中央処理部２２は第５図で説明したのと同
様な動作を行うＣＰＵ２２、書込み／読出し可能メモリ
制御部２６ａとして６゜第５図で説明したのと同様な動
作を行うメモリアクセスタイξング発生部２６、 デュアルポート書込み／読出し可能メモリ３０ａとして
、後述する第３図に構成を示すデュアルポートメモリ（
ＲＡＭ）３０で構成した例である。

尚、本発明のフレーム作成回路２１０は、上記の他に第
５図で説明したｌＦ２３．セレクタ２７フレームタイミ
ング発生部２８と後述する調停回路３１を具備している
。

又、ｌＦ２３を介してＣＰＵ２２を外部よりアクセスす
るためのキーボード２２０は第５図と同様に接続されて
いるものとする。

第３図は上述のフレーム作成回路２１０に使用されてい
るデュアルポートメモリ　（ＲＡＭ）３０の構成を示し
、その構成は第６図で説明したように４個の２５６Ｘ２
５６のメモリセルアレイ２４ｂ　（ｉ）で構成され、 第６図で説明した入出力端子ＭＤｉ／ＤＱｉが入力端子
専用のデータ入力端子ＤＱｉとなり、この他にシリアル
データ転送用の出力端子ＳＤｉが別個に備えられている
。

従って、第６図で説明した符号２４ｂ　（ｔ）。

２４ｃ　（ｉ）、２４ｄ、２４ｅ　（ｉ）、２４ｆ　〜
２４ｊの他に、メモリセルアレイ２４ｂ（ｉ）からのデ
ータをシリアルデータに変換して保持するデータレジス
タ２４ｋ（ｉ）と、 データレジスタ２４ｋ　（ｉ）に保持するシリアルデー
タを出力するために一時的に保持するシリアル出力バッ
ファ２４ｍ（ｉ）と、 シリアル出力バッファ２４ｍ（ｉ）の内容を出力端子Ｓ
Ｄｉへ送出したり、メモリセルアレイ２４ｂ（ｉ）に記
憶しているデータをデータレジスタ２４ｋ（ｉ）に転送
する動作を制御する転送コントロール２４ｎと、 各入力端子・ＤＱｉに対応した入力バッファ２４ｐ　（
ｔ）とを具備して構成している。

尚、本実施例の調停回路３１は入力バッファ２４ｐ（ｉ
）からメモリセルアレイ２４ｂ（ｉ）への入力データの
送出タイミングと、メモリセルアレイ２４ｂ（ｉ）に記
憶しているデータをデータレジスタ２４ｋ（ｉ）に転送
するタイミングを調停するものである。

又、入力バッファ２４ｐ（ｉ）からメモリセルアレイ２
４ｂ（ｉ）への入力データの送出は連続的に行われるが
、メモリセルアレイ２４ｂ（ｉ）に記憶しているデータ
をデータレジスタ２４ｋ（ｉ）への転送及びシリアルバ
ッファ２４ｍ（ｉ）送出は、ある一定周期毎に行われる
ため調停回路３１での調停回数は極く少ない回数で済む
ことになる。

本実施例のメモリセルアレイ２４ｂ（ｉ）にはデータ入
力端子ＤＱｉや出力端子ＳＤｉやアドレス端子Ａ０〜Ａ
？及び第６図で説明した制御信号端子＊ＲＡＳ、＊ＣＡ
Ｓ、＊ＭＥ、＊ＷＥ、ＩＴＲ，＊ＯＥ、＄３Ｅの他に同
じく制御端子であるＳＡＳ端子を有する。

尚、ＳＡＳ端子はシリアルボート（本実施例では出力端
子５Ｄｉ側に相当する）のコントロールクロック端子で
あり、この信号の立上がりエッジでシリアルアクセスを
開始する。

即ち、入力モード時には立上がりエツジで出力端子ＳＤ
ｉ側のデータをラッチし、データレジスタ２４ｋ（ｉ）
へ保持する。尚、メモリセルアレイ２４ｂ（ｉ）からデ
ータレジスタ２４ｋ（ｉ）へのデータ転送は、制御端子
＊ＴＲが＊ＲＡＳの立下がり時に“ロウ”であれば行い
、“ハイ”であれば入力端子ＤＱｉと出力端子ＳＤｉと
が独立非同期動作を行う。

次に、第２図、第３図を参照して本発明の実施例の動作
を説明する。

フレームタイミング発生部２８では、メモリセルアレイ
２４ｂ（ｉ）の出力端子ＳＤｉであるシリシルボートか
らの読出しタイミングの発生及びシリアルデータの読出
し開始アドレスの作成を行う。

調停回路３１はＣＰＵ２２からのアクセスとフレームタ
イξング発生部２８からのアクセス、即データ書込みタ
イミングと出力側への転送タイミングとが衝突した場合
の調停を行う。

又、メモリアクセスタイミング発生部２６はメモリセル
アレイ２４ｂ（ｉ）に対するデータの書込み（ライト）
／読出しくリード）の制御を行う。

ＣＰＵ２２からの制御情報によりメモリアクセスタイミ
ング発生部２６の制御に基づきメモリセルアレイ２４ｂ
（ｉ）をアクセスし、ＣＰＵ２２からのフレームの作成
データのライトを連続的に行う。

次゛に、一定のデータがメモリセルアレイ２４ｂ（ｉ）
にライトされると転送コントロール２４ｎからのアクセ
ス及び制御によりメモリセルアレイ２４ｂ　（ｉ）にラ
イトしたデータをデータレジスタ２４ｋ　（ｔ）へ転送
する。

シリアルデータに変換したデータは出力側のシリアル出
力バッファ２４ｍ（ｉ）に−旦保持され、同じく転送コ
ントロール２４ｎからのアクセス及び制御により出力端
子ＳＤｉへ送出される。

尚、フレームタイミング発生部２８からメモリアクセス
タイミング発生部２６．転送コントロール２４ｎを介し
てメモリセルアレイ２４ｂ（ｉ）をアクセスする場合は
、シリアルデータの読出し開始アドレスを指示する時の
みである。

従って、調停回路３１は殆どの場合、ＣＰＵ２２側から
のアクセスを指定しており、周期的に行われるシリアル
データの読出し開始時メモリセルアレイ２４ｂ　（ｉ）
からのアクセスを指定することになる。

以上のように構成、動作するデュアルポートメモリ（Ｒ
ＡＭ）３０を用いることにより、デュアルポートメモリ
（ＲＡＭ）３０に対するデータの入力／出力がそれぞれ
専用端子で別個に行われるため、迅速な入出力処理が可
能となる。

よって、第４図に示すような２６　Ｍ　ｂ　／　ｓの伝
送路中）にも本実施例のフレーム作成回路２１０を適用
し、伝送路（ｂ）における保護回路やエラー検出回路等
の正常性の検出が容易に可能となる。

しかも、デュアルポートメモリ　（ＲＡＭ）３０内デー
タレジスタ２４ｋ　（ｉ）にパラレルデータをシリアル
データに変換して転送することにより、デュアルポート
メモリ（ＲＡＭ）３０の外部にＰ／Ｓ変換手段を設ける
必要がなくなり、更に調停回路も簡易な回路構成にする
ことが出来るため、フレーム作成回路２１０としてより
簡易な構成にすることが可能となる。

〔発明の効果〕

以上のような本発明によれば、高速なシリアルなデータ
で構成されるフレームを容易に作成することカベ出来る
フレーム作成回路を提供することが出来る。

【図面の簡単な説明】

第１図は本発明のフレーム作成回路の原理を説明する図
、 第２図は本発明のフレーム作成回路の実施例を説明する
図、 第３図は本発明のフレーム作成回路を構成するデュアル
ポートメモリの構成を説明する図、第４図はシリアル伝
送路であるデータハイウェイの試験方法を説明する図、 第５図はフレーム作成回路の従来例を説明する図、第６
図は従来例のフレーム作成回路に用いられる書込み／読
出し可能メモリの構成を説明する図、 第７図はフレームフォーマットを説明する図、をそれぞ
れ示す。 図において、 ｌはデータハイウェイ試験装置、 ２は多重化装置、 ２１ａ、２１ｂはＩＦ盤、 ２２は中央制御部（ＣＰＵ）、 ２３はＩＦ、　　　　　　２４はメモリ（ＲＡＭ）２４
ａ　（ｉ）は人出力バッファ、 ２４ｂ（ｉ）はメモリセルアレイ、 ２４ｃ（ｉ）はコラムデコーダ、 ２４ｄはロウデコーダ、 ２４ｅ（ｉ）はＩ１０ゲート、 ２４ｆはアドレスバッファ、 ２４ｇはクロックジェネレータ、 ２４ｈはリフレッシュアドレスカウンタ、２４ｊはライ
トクロックジェネレータ、２４ｋ（ｉ）はデータレジス
タ、 ２４ｍ（ｉ）はシリアル出力バッファ、２４ｎは転送コ
ントロール、 ２４ｐ　（ｉ）は入カバソファ、 ２５．３１は調停回路、 ２６はメモリアクセスタイξング発生部、２６ａは書込
み／読出し可能メモリ制御部、２７゛はセレクタ（ＳＥ
Ｌ）、 ２８はフレームタイミング発生部、 ３０はデュアルポートメモリ（ＲＡＭ）、３０ａはデュ
アルポート書込み／読出し可能メモリ、 ２１０はフレーム作成回路、 ２２０はキーボード１ 、、、、ｌ−、子、１０ 第１図 シリアル伝送路であるデータハイウェイの試験方法を説
明する図第４図 本茫明Ｑフレーム生六′回路θ実橙枦Ｉｔ説明す３０第
　２　図

Claims (1)

1. 【特許請求の範囲】 ディジタル交換機やディジタル端末装置に入出力する信
   号をシリアルに伝送するデータハイウェイに障害が発生
   した場合、伝送品質を維持するために設けられている各
   種保護回路や検出回路の正常性を試験するために用いら
   れる複数種類のデータフレームパターンを作成するフレ
   ーム作成回路であって、 前記フレーム作成回路（２１０）に中央制御装置（２２
   ）と、書込み／読出し可能メモリ制御部（２６ａ）と、
   デュアルポート書込み／読出し可能メモリ（３０ａ）を
   備え、 キーボードの操作によりアクセスされる前記中央制御装
   置（２２）からの制御により前記書込み／読出し可能メ
   モリ制御部（２６ａ）をアクセスし、 前記書込み／読出し可能メモリ制御部（２６ａ）の制御
   のもとにデータビットを各種変更して前記デュアルポー
   ト書込み／読出し可能メモリ（３０ａ）へ書込むことに
   より複数種類のフレームパターンを作成し、 前記データフレームパターンをシリアルデータに変換し
   て当該データハイウエイへの送出動作を入力端子と出力
   端子を別個に有する前記デュアルポート書込み／読出し
   可能メモリ（３０ａ）を用いて行うことを特徴とするフ
   レーム作成回路。