JPH0369226B2 - - Google Patents
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- JPH0369226B2 JPH0369226B2 JP56209641A JP20964181A JPH0369226B2 JP H0369226 B2 JPH0369226 B2 JP H0369226B2 JP 56209641 A JP56209641 A JP 56209641A JP 20964181 A JP20964181 A JP 20964181A JP H0369226 B2 JPH0369226 B2 JP H0369226B2
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- JP
- Japan
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- processing
- program
- microprocessor
- transmission
- cpu
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- 230000005540 biological transmission Effects 0.000 claims description 19
- 238000004364 calculation method Methods 0.000 claims description 8
- 238000013144 data compression Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 11
- 102100036302 C-C chemokine receptor type 6 Human genes 0.000 description 6
- 101000716068 Homo sapiens C-C chemokine receptor type 6 Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 238000007906 compression Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/32—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device
- H04N1/32561—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using a programmed control device, e.g. a microprocessor
- H04N1/32566—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using a programmed control device, e.g. a microprocessor at the transmitter or at the receiver
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimiles In General (AREA)
Description
【発明の詳細な説明】
本発明はフアクシミリ装置に係り、特にモデム
も含めて全体の処理をマイクロプロセツサで行う
に好適なフアクシミリ装置に関する。
も含めて全体の処理をマイクロプロセツサで行う
に好適なフアクシミリ装置に関する。
最近は、LSI技術の進歩と、デイジタル信号処
理技術の発展により、モデムも含めフアクシミリ
装置全体の信号処理をマイクロプロセツサにより
行うことが試みられている。
理技術の発展により、モデムも含めフアクシミリ
装置全体の信号処理をマイクロプロセツサにより
行うことが試みられている。
第１図はそのようなフアクシミリ装置の従来例
を示したもので、１はシステム全体の制御管理を
行うシステムコントロールユニツト（以下、
SCUと言う）、２は画データの圧縮、再生を行う
データ圧縮再生装置（以下、DCRと言う）、３は
モデム、４は機械部分との信号の入出力を行うた
めのメカニカル入出力インタフエース（以下、メ
カＩ／Ｏと言う）、５は操作パネルとの信号の入
出力を行うためのパネル入出力インタフエース
（以下パネルＩ／Ｏと言う）、６は網制御装置（以
下、NCUと言う）である。
を示したもので、１はシステム全体の制御管理を
行うシステムコントロールユニツト（以下、
SCUと言う）、２は画データの圧縮、再生を行う
データ圧縮再生装置（以下、DCRと言う）、３は
モデム、４は機械部分との信号の入出力を行うた
めのメカニカル入出力インタフエース（以下、メ
カＩ／Ｏと言う）、５は操作パネルとの信号の入
出力を行うためのパネル入出力インタフエース
（以下パネルＩ／Ｏと言う）、６は網制御装置（以
下、NCUと言う）である。
上記従来構成において、SCU１、DCR２、モ
デム３にはそれぞれマイクロプロセツサ（以下、
CPUと言う）を使用し、それぞれの機能を果す
ように信号処理を行つている。しかしながら、第
２図に示すように、SCU１はCCITTで規定され
るフアクシミリ伝送手順のフエーズＣ即ちメツセ
ージ伝送中における仕事量が少なく、SCU１内
のCPUの使用効率は非常に低いものであつた。
そこで、このCPUの使用効率を高めその数を減
らすためにSCU１内のCPUでDCR２の仕事もさ
せることが提案されたが、そうすると、１台の
CPUで行う仕事量が多くなり過ぎ、処理速度が
4800bps、Ｉ／Ｏ＝20ms、一次元圧縮程度に制限
される不具合があつた。
デム３にはそれぞれマイクロプロセツサ（以下、
CPUと言う）を使用し、それぞれの機能を果す
ように信号処理を行つている。しかしながら、第
２図に示すように、SCU１はCCITTで規定され
るフアクシミリ伝送手順のフエーズＣ即ちメツセ
ージ伝送中における仕事量が少なく、SCU１内
のCPUの使用効率は非常に低いものであつた。
そこで、このCPUの使用効率を高めその数を減
らすためにSCU１内のCPUでDCR２の仕事もさ
せることが提案されたが、そうすると、１台の
CPUで行う仕事量が多くなり過ぎ、処理速度が
4800bps、Ｉ／Ｏ＝20ms、一次元圧縮程度に制限
される不具合があつた。
本発明は、処理速度を低下することなく、
CPUの使用効率を高めてその数を減らし、経済
的にしてコンパクトなフアクシミリ装置を提供す
ることを目的とする。
CPUの使用効率を高めてその数を減らし、経済
的にしてコンパクトなフアクシミリ装置を提供す
ることを目的とする。
この目的を達成するため、モデムを信号処理用
プロセツサと呼ばれる乗算器を有する高速の演算
装置を用いて構成すれば、CPUに負担がかから
ないことに着目し、１台のCPUにモデムとSCU
の仕事をさせるようにしたことを特徴とする。
プロセツサと呼ばれる乗算器を有する高速の演算
装置を用いて構成すれば、CPUに負担がかから
ないことに着目し、１台のCPUにモデムとSCU
の仕事をさせるようにしたことを特徴とする。
以下、本発明の実施例を図面に基づき説明す
る。
る。
第３図は本発明によるフアクシミリ装置の回路
ブロツク図を示したものである。図中、第１図と
同一符号は同一又は相当部分を示し、更に、１１
はCPU、１２はプログラムを格納するROM、１
３は演算定数を格納するRAM、１４は信号処理
用プロセツサ（以下、DSPと言う）と呼ばれる
乗算器を備えた高速の演算チツプで、一般に市販
されているものである。１５は入出力インタフエ
ース（以下、Ｉ／Ｏと言う）、１６は送信信号の
Ｄ／Ａ変換、受信信号のＡ／Ｄ変換を行うアナロ
グＩ／Ｏである。また、２１はアナログビデオ信
号をデイジタル画データに変換するビデオプロセ
ツサユニツト（以下、VPUと言う）、２２はプリ
ンタへ画データを出力するための記録回路（以
下、WEと言う）である。
ブロツク図を示したものである。図中、第１図と
同一符号は同一又は相当部分を示し、更に、１１
はCPU、１２はプログラムを格納するROM、１
３は演算定数を格納するRAM、１４は信号処理
用プロセツサ（以下、DSPと言う）と呼ばれる
乗算器を備えた高速の演算チツプで、一般に市販
されているものである。１５は入出力インタフエ
ース（以下、Ｉ／Ｏと言う）、１６は送信信号の
Ｄ／Ａ変換、受信信号のＡ／Ｄ変換を行うアナロ
グＩ／Ｏである。また、２１はアナログビデオ信
号をデイジタル画データに変換するビデオプロセ
ツサユニツト（以下、VPUと言う）、２２はプリ
ンタへ画データを出力するための記録回路（以
下、WEと言う）である。
第４図は上記ROM１２に格納されているプロ
グラムを示したもので、V.21TxはCCITTのV.21
信号方式を用いて制御信号等を送信するためのプ
ログラムであり、V.21変調プログラム、HDLC
エンコード（フオーマツト作成）プログラム、
Ｉ／Ｏ制御プログラムより成る。
グラムを示したもので、V.21TxはCCITTのV.21
信号方式を用いて制御信号等を送信するためのプ
ログラムであり、V.21変調プログラム、HDLC
エンコード（フオーマツト作成）プログラム、
Ｉ／Ｏ制御プログラムより成る。
V.21RxはCCITTのV.21信号方式による制御信
号を受信処理するプログラムであり、V.21復調
プログラム、HDLCデコード（解読）プログラ
ム、Ｉ／Ｏ制御プログラムより成る。
号を受信処理するプログラムであり、V.21復調
プログラム、HDLCデコード（解読）プログラ
ム、Ｉ／Ｏ制御プログラムより成る。
TxはフアクシミリメツセージをCCITTの
V.27ter／V.29等で送信処理するためのデータ送
信プログラムで、スクランブラ、エンコード、フ
イルタ、変調の各演算処理用プログラムより成
る。即ち、このときの処理手順は第５図で示すよ
うに行われ、DCR２からＩ／Ｏ１５を介して入
力される圧縮データはCPU１１でスクランブラ、
エンコードされ、DSP１４でフイルタ、変調演
算されてアナログＩ／Ｏ１６でＤ／Ａ変換されて
NCU６へ出力される。
V.27ter／V.29等で送信処理するためのデータ送
信プログラムで、スクランブラ、エンコード、フ
イルタ、変調の各演算処理用プログラムより成
る。即ち、このときの処理手順は第５図で示すよ
うに行われ、DCR２からＩ／Ｏ１５を介して入
力される圧縮データはCPU１１でスクランブラ、
エンコードされ、DSP１４でフイルタ、変調演
算されてアナログＩ／Ｏ１６でＤ／Ａ変換されて
NCU６へ出力される。
RxはCCITTのV.27ter／V.29等で伝送されて
くるフアクシミリメツセージを受信処理するため
のデータ受信プログラムで、復調、フイルタ、イ
コライザ、デスクランブラ、デコード、キヤリア
再生、タイミング再生の各演算処理用のプログラ
ムより成る。即ち、このときの処理手順は第６図
で示すように行われ、NCU６から入力する受信
信号は、アナログＩ／Ｏ１６でＡ／Ｄ変換され、
DSP１４で復調、フイルタ、イコライザの各演
算処理が行われる。このイコライザ演算の際、タ
イミング再生処理、キヤリア再生処理が施され
て、得られるタイミング信号およびキヤリア信号
はそれぞれアナログＩ／Ｏ１６でＡ／Ｄ変換タイ
ミング、DSP１４での復調演算に利用される。
くるフアクシミリメツセージを受信処理するため
のデータ受信プログラムで、復調、フイルタ、イ
コライザ、デスクランブラ、デコード、キヤリア
再生、タイミング再生の各演算処理用のプログラ
ムより成る。即ち、このときの処理手順は第６図
で示すように行われ、NCU６から入力する受信
信号は、アナログＩ／Ｏ１６でＡ／Ｄ変換され、
DSP１４で復調、フイルタ、イコライザの各演
算処理が行われる。このイコライザ演算の際、タ
イミング再生処理、キヤリア再生処理が施され
て、得られるタイミング信号およびキヤリア信号
はそれぞれアナログＩ／Ｏ１６でＡ／Ｄ変換タイ
ミング、DSP１４での復調演算に利用される。
スーパーバイザプログラムはCCITTのＴ−30
で規定される制御手順に従つて上述したV.21Tx
V.21Rx，Rx，Txの各プログラムを経時的にコ
ントロールする管理プログラムである。
で規定される制御手順に従つて上述したV.21Tx
V.21Rx，Rx，Txの各プログラムを経時的にコ
ントロールする管理プログラムである。
以上の構成で、送信時におけるフアクシミリ装
置全体の処理は第７図に示すように行われる。
置全体の処理は第７図に示すように行われる。
即ち、送信原稿を図示せぬスキヤナへセツトす
ると、スーパーバイザプログラムが起動し、その
管理の下にV.21Rxプログラムが起動され、DIS
受信処理が行われる。つまり、第３図のNCU６
を介してSCU１に入力するV.21でFSK変調され
た受信信号はアナログＩ／Ｏ１６でＡ／Ｄ変換さ
れたのち、DSP１４で復調演算される。復調さ
れたHDLCデータはHDLCデコードプログラムに
より解読され、フアクシミリ制御フイールドから
DIS信号が得られれば、Ｉ／Ｏ制御プログラムが
起動される。これにより、図示せぬオペレータパ
ネルからの線密度指定等の指令情報が読み込まれ
る。この指令情報即ちDCSは次のHDLCフオー
マツト作成プログラムにより、HDLCのフアクシ
ミリ制御フイールドに組み込まれたのち、V.21
変調プログラムにより、DSP１４で変調され、
アナログＩ／Ｏ１６でアナログ送信信号に変換さ
れてNCU６から回線へ送出される。その後、
V.21復調プログラムに続いてHDLCデコードプ
ログラムの起動によるCFRの受信を確認するま
で、DCS送信処理CFR受信処理が繰り返し行わ
れる。
ると、スーパーバイザプログラムが起動し、その
管理の下にV.21Rxプログラムが起動され、DIS
受信処理が行われる。つまり、第３図のNCU６
を介してSCU１に入力するV.21でFSK変調され
た受信信号はアナログＩ／Ｏ１６でＡ／Ｄ変換さ
れたのち、DSP１４で復調演算される。復調さ
れたHDLCデータはHDLCデコードプログラムに
より解読され、フアクシミリ制御フイールドから
DIS信号が得られれば、Ｉ／Ｏ制御プログラムが
起動される。これにより、図示せぬオペレータパ
ネルからの線密度指定等の指令情報が読み込まれ
る。この指令情報即ちDCSは次のHDLCフオー
マツト作成プログラムにより、HDLCのフアクシ
ミリ制御フイールドに組み込まれたのち、V.21
変調プログラムにより、DSP１４で変調され、
アナログＩ／Ｏ１６でアナログ送信信号に変換さ
れてNCU６から回線へ送出される。その後、
V.21復調プログラムに続いてHDLCデコードプ
ログラムの起動によるCFRの受信を確認するま
で、DCS送信処理CFR受信処理が繰り返し行わ
れる。
CFRの受信が確認されれば、次はTxプログラ
ムが起動される。このとき、スキヤナが駆動され
て得られるビデオ信号はVPU２１でデイジタル
画データに処理され、マイクロプロセツサ構成の
DCR２でデータ圧縮される。そのデータはＩ／
Ｏ１５からSCU１内に取り込まれ、前述第５図
で説明した手順でNCU６から回線へ送出される。
１頁分の送信が終了すると、HDLCフオーマツト
作成プログラム、続いてV.21変調プログラムの
起動によりEOPの送信処理が行われる。その後、
MCFの受信処理、DCNの送信処理が同様の手順
で行われて、一連のフアクシミリ送信処理動作は
終了する。
ムが起動される。このとき、スキヤナが駆動され
て得られるビデオ信号はVPU２１でデイジタル
画データに処理され、マイクロプロセツサ構成の
DCR２でデータ圧縮される。そのデータはＩ／
Ｏ１５からSCU１内に取り込まれ、前述第５図
で説明した手順でNCU６から回線へ送出される。
１頁分の送信が終了すると、HDLCフオーマツト
作成プログラム、続いてV.21変調プログラムの
起動によりEOPの送信処理が行われる。その後、
MCFの受信処理、DCNの送信処理が同様の手順
で行われて、一連のフアクシミリ送信処理動作は
終了する。
一方、受信時におけるフアクシミリ装置全体の
処理は、第８図に示すように、V.21Txプログラ
ムによるDIS送信処理、V.21Rxプログラムによ
るDCS受信処理が行われて、DCSの解読により、
メカＩ／Ｏ４を介してプリンタの線密度指定等が
行われる。更に、CFRの送信処理後、Rxプログ
ラムにより、前述第６図に説明した手順で、受信
データの復調が行われる。復調されたデータは、
DCR２で元の画データに再生されてWE２２から
プリンタで記録される。１頁分の受信が終了すれ
ば、前述同様の処理手順で、EOP送信処理、
MCF受信処理、PCN送信処理が行われて、一連
のフアクシミリ受信処理動作は終了する。
処理は、第８図に示すように、V.21Txプログラ
ムによるDIS送信処理、V.21Rxプログラムによ
るDCS受信処理が行われて、DCSの解読により、
メカＩ／Ｏ４を介してプリンタの線密度指定等が
行われる。更に、CFRの送信処理後、Rxプログ
ラムにより、前述第６図に説明した手順で、受信
データの復調が行われる。復調されたデータは、
DCR２で元の画データに再生されてWE２２から
プリンタで記録される。１頁分の受信が終了すれ
ば、前述同様の処理手順で、EOP送信処理、
MCF受信処理、PCN送信処理が行われて、一連
のフアクシミリ受信処理動作は終了する。
このようにして、フアクシミリ装置における
DCR２を除くモデムを含めた全体の処理をSCU
１内の唯一のCPU１１で行うことにより、CPU
１１はフエーズＡ〜Ｅの間を休むことなく仕事を
行うようになり、CPUの使用効率が向上し、ハ
ードウエア量が減る。また、このときDCR２を
処理するCPUはその仕事に専念できるので、従
来Ｉ／Ｏ＝20ms、モデムスピード＝4800bps程度
のものが、Ｉ／Ｏ＝5ms、モデムスピード＝
48kbps程度にも改善できる。
DCR２を除くモデムを含めた全体の処理をSCU
１内の唯一のCPU１１で行うことにより、CPU
１１はフエーズＡ〜Ｅの間を休むことなく仕事を
行うようになり、CPUの使用効率が向上し、ハ
ードウエア量が減る。また、このときDCR２を
処理するCPUはその仕事に専念できるので、従
来Ｉ／Ｏ＝20ms、モデムスピード＝4800bps程度
のものが、Ｉ／Ｏ＝5ms、モデムスピード＝
48kbps程度にも改善できる。
以上のように、本発明によれば、CPUの使用
効率を高めてハードウエア量を減らし、高速動作
が可能なフアクシミリ装置が得られるようにな
る。
効率を高めてハードウエア量を減らし、高速動作
が可能なフアクシミリ装置が得られるようにな
る。
第１図は従来のフアクシミリ装置のブロツク
図、第２図はそのときの各CPUの仕事量を説明
するためのタイムチヤート、第３図は本発明の一
実施例に係るフアクシミリ装置の回路ブロツク
図、第４図は第３図のROMのメモリマツプ図、
第５図は第３図の変調処理手順を説明するための
ブロツクダイヤグラム図、第６図は第３図の復調
処理手順を説明するためのブロツクダイヤグラム
図、第７図は第３図における送信処理動作を説明
するためのブロツクチヤート、第８図は第３図の
受信処理動作を説明するためのブロツクチヤート
である。 １……SCU、２……DCR、３……モデム、４
……メカＩ／Ｏ、５……パネルＩ／Ｏ、６……
NCU、１１……CPU、１２……ROM、１３…
…RAM、１４……DSP、１５……Ｉ／Ｏ、１６
……アナログＩ／Ｏ、２１……VPU、２２……
WE。
図、第２図はそのときの各CPUの仕事量を説明
するためのタイムチヤート、第３図は本発明の一
実施例に係るフアクシミリ装置の回路ブロツク
図、第４図は第３図のROMのメモリマツプ図、
第５図は第３図の変調処理手順を説明するための
ブロツクダイヤグラム図、第６図は第３図の復調
処理手順を説明するためのブロツクダイヤグラム
図、第７図は第３図における送信処理動作を説明
するためのブロツクチヤート、第８図は第３図の
受信処理動作を説明するためのブロツクチヤート
である。 １……SCU、２……DCR、３……モデム、４
……メカＩ／Ｏ、５……パネルＩ／Ｏ、６……
NCU、１１……CPU、１２……ROM、１３…
…RAM、１４……DSP、１５……Ｉ／Ｏ、１６
……アナログＩ／Ｏ、２１……VPU、２２……
WE。
Claims (1)
- １ 送信時には原稿を読み取る読取処理及び送信
データの変調処理を行い受信時には受信データの
データ復調処理及び記録処理を行う第１のマイク
ロプロセツサと、送信時には送信データの圧縮処
理を行い受信時には受信データの再生処理を行う
第２のマイクロプロセツサと、前記第１のマイク
ロプロセツサの制御により高速で送受信データの
変復調演算を行う高速演算手段とを備えて成るこ
とを特徴とするフアクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209641A JPS58114566A (ja) | 1981-12-28 | 1981-12-28 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209641A JPS58114566A (ja) | 1981-12-28 | 1981-12-28 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114566A JPS58114566A (ja) | 1983-07-07 |
| JPH0369226B2 true JPH0369226B2 (ja) | 1991-10-31 |
Family
ID=16576148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209641A Granted JPS58114566A (ja) | 1981-12-28 | 1981-12-28 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114566A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636262A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Facsimile unit |
-
1981
- 1981-12-28 JP JP56209641A patent/JPS58114566A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636262A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Facsimile unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114566A (ja) | 1983-07-07 |
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