JPS58114566A - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
- Publication number
- JPS58114566A JPS58114566A JP56209641A JP20964181A JPS58114566A JP S58114566 A JPS58114566 A JP S58114566A JP 56209641 A JP56209641 A JP 56209641A JP 20964181 A JP20964181 A JP 20964181A JP S58114566 A JPS58114566 A JP S58114566A
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- processing
- cpu
- transmission
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/32—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device
- H04N1/32561—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using a programmed control device, e.g. a microprocessor
- H04N1/32566—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using a programmed control device, e.g. a microprocessor at the transmitter or at the receiver
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- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimiles In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はファクシミリ装置に係シ、特にモデムも含めて
全体の処理をマイクロプロセッサで行うに好適なファク
タぼり装置に関する。
全体の処理をマイクロプロセッサで行うに好適なファク
タぼり装置に関する。
最近は、ＬＳＩ技術の進歩と、ディジタル信号処理技術
の発展によｐ、モデムも含めファクシミリ装置全体の信
号処理をマイクロプロセッサによシ行うことが試みられ
ている。
の発展によｐ、モデムも含めファクシミリ装置全体の信
号処理をマイクロプロセッサによシ行うことが試みられ
ている。
第１図はそのようなファクシミリ装置の従来例を示した
もので、■はシステム全体の制御管理を行ウシステムコ
ントロールユニット（以下、ｓｃＵと百９）、２は画デ
ータの圧縮、再生を行うデータ圧縮再生装置（以下、Ｄ
ＣＲと言う）、３はモデム、４は機械部分との信号の入
出力を行うためのメカニカル入出力インタフェース（以
下、メカＩ１０と言う）、５は操作パネルとの信号の入
出力を行うためのパネル入出力インタフェース（以下パ
ネルＩ１０と百９）、６は網制御装置（以下、ＮＣＵと
言う）である◎ 上記従来構成において、５ＣＵ１、ＤＣＲ２、モデム３
にはそれぞれマイクロデロセ、す（以下、ＣＰＵと言う
）を使用し、それぞれの機能を果すように信号処理を行
っている。しかしながら、第２図に示すように、５ＣＵ
ｌはＣＣＩＴＴで規定されるファクシミリ伝送手順のフ
ェーズＣ即ちメッセージ伝送中における仕事量が少なり
、５ＣＵｌ内のＣＰＵの使用効率は非常に低いものであ
った。そこで、このＣＰＵの使用効率を高めその数を減
らすためにＳＣＵ ｌ内のＣＰＵ−ｃＤＣＲ２の仕事も
させることが提案されたが、そうすると、１台のＣＰＵ
で行う仕事量が多くなシ過ぎ、処理速度が４８００ ｂ
ｐｓ ％エバ＝２０ｍｓ、−次元圧縮程度に制限される
不具合があった。
もので、■はシステム全体の制御管理を行ウシステムコ
ントロールユニット（以下、ｓｃＵと百９）、２は画デ
ータの圧縮、再生を行うデータ圧縮再生装置（以下、Ｄ
ＣＲと言う）、３はモデム、４は機械部分との信号の入
出力を行うためのメカニカル入出力インタフェース（以
下、メカＩ１０と言う）、５は操作パネルとの信号の入
出力を行うためのパネル入出力インタフェース（以下パ
ネルＩ１０と百９）、６は網制御装置（以下、ＮＣＵと
言う）である◎ 上記従来構成において、５ＣＵ１、ＤＣＲ２、モデム３
にはそれぞれマイクロデロセ、す（以下、ＣＰＵと言う
）を使用し、それぞれの機能を果すように信号処理を行
っている。しかしながら、第２図に示すように、５ＣＵ
ｌはＣＣＩＴＴで規定されるファクシミリ伝送手順のフ
ェーズＣ即ちメッセージ伝送中における仕事量が少なり
、５ＣＵｌ内のＣＰＵの使用効率は非常に低いものであ
った。そこで、このＣＰＵの使用効率を高めその数を減
らすためにＳＣＵ ｌ内のＣＰＵ−ｃＤＣＲ２の仕事も
させることが提案されたが、そうすると、１台のＣＰＵ
で行う仕事量が多くなシ過ぎ、処理速度が４８００ ｂ
ｐｓ ％エバ＝２０ｍｓ、−次元圧縮程度に制限される
不具合があった。
本発明は、処理速度を低下することなく、ＣＰＵの使用
効率を高めてその数を減らし、経済的にしてコンパクト
なファクシミリ装置を提供することを目的とする。
効率を高めてその数を減らし、経済的にしてコンパクト
なファクシミリ装置を提供することを目的とする。
この目的を達成するため、モデムを信号処理用プロセッ
サと呼ばれる乗算器を有する高速の演算装置を用いて構
成すれば、ＣＰＵに負担がかからないことに着目し、１
台のＣＰＵにモデムとＳＣＵの仕事をさせるようにした
ことを特徴とする。
サと呼ばれる乗算器を有する高速の演算装置を用いて構
成すれば、ＣＰＵに負担がかからないことに着目し、１
台のＣＰＵにモデムとＳＣＵの仕事をさせるようにした
ことを特徴とする。
以下、本発明の実施例を図面に基づき説明する。
第３図は本発明によるファクシミリ装置の回路ブロック
図を示したものである。図中、第１図と同一符号は同−
又は相当部分を示し、更に、１１はＣＰＵ、ｉ２はプロ
グラムを格納するＲＯＭ、１３は演算定数を格納するＲ
ＡＭ 、 １．４は信号処皿用デロセヅサ（以下、ＤＳ
Ｐと言う）と呼ばれる乗算器を備えた高速の演算チップ
で、一般に市販されて因るものである。１５は入出力イ
ンタフェース（以下、、 Ｉｌｏと言う）、１６は送
信信号のＤ／Ａ変換、受信信号のＡ／ｉ）変換を行うア
ナログＩ１０である。また、２１はアナログビデオ信号
をディゾタル画データに変換するビデオプロセッサユニ
ット（以下、ＶＰＵと百う）、２２はプリンタへ画デー
タを出力するための記録回路（以下、ＷＥと言う）であ
る。
図を示したものである。図中、第１図と同一符号は同−
又は相当部分を示し、更に、１１はＣＰＵ、ｉ２はプロ
グラムを格納するＲＯＭ、１３は演算定数を格納するＲ
ＡＭ 、 １．４は信号処皿用デロセヅサ（以下、ＤＳ
Ｐと言う）と呼ばれる乗算器を備えた高速の演算チップ
で、一般に市販されて因るものである。１５は入出力イ
ンタフェース（以下、、 Ｉｌｏと言う）、１６は送
信信号のＤ／Ａ変換、受信信号のＡ／ｉ）変換を行うア
ナログＩ１０である。また、２１はアナログビデオ信号
をディゾタル画データに変換するビデオプロセッサユニ
ット（以下、ＶＰＵと百う）、２２はプリンタへ画デー
タを出力するための記録回路（以下、ＷＥと言う）であ
る。
第４図は上記ＲＯＭ １２に格納されているプログラム
を示シタモノテ、Ｖ、２１ ＴｘはＣＣＩＴＴのｖ、２
１信号方式を用いて制御信号等を送信するためのプログ
ラムであり、Ｖ、２１変調プログラム、ＨＤＬＣエンコ
ード（フォーマット作成）プログラム、工Ａ制御プログ
ラムより成る。
を示シタモノテ、Ｖ、２１ ＴｘはＣＣＩＴＴのｖ、２
１信号方式を用いて制御信号等を送信するためのプログ
ラムであり、Ｖ、２１変調プログラム、ＨＤＬＣエンコ
ード（フォーマット作成）プログラム、工Ａ制御プログ
ラムより成る。
■。２１ Ｒｘ １ｌ−１：ＣＣＩＴＴ （Ｄ Ｖ、
２１信号方式による制御信号を受信処理するプログラム
であシ、■。２１復調ゾログラム、ＨＤＬｃデコード（
解読）プログラム、Ｉ１０制御プログラムよ構成る。
２１信号方式による制御信号を受信処理するプログラム
であシ、■。２１復調ゾログラム、ＨＤＬｃデコード（
解読）プログラム、Ｉ１０制御プログラムよ構成る。
ＴｘはファクシミリメツセージをＣＣＩＴＴのｖ、２７
ｔｅｒ／ Ｖ、 ２９等で送信処理するためのデータ送
信プログラムで、スクランブラ、エンコード、フィルタ
、変調の各演算処理用プログラムよシ成る。即ち、この
ときの処理手順は第５図で示すように行われ、ＤＣＲ２
からＩｌｏ ｌ ５を介して入力される圧縮データはＣ
ＰＵ １１でスクランブラ、エンコードされ、ＤＳＰ１
４でフィルタ、変調演算されてアナログｌ１０１６でい
変換されてＮＣＵ６へ出カサレる。
ｔｅｒ／ Ｖ、 ２９等で送信処理するためのデータ送
信プログラムで、スクランブラ、エンコード、フィルタ
、変調の各演算処理用プログラムよシ成る。即ち、この
ときの処理手順は第５図で示すように行われ、ＤＣＲ２
からＩｌｏ ｌ ５を介して入力される圧縮データはＣ
ＰＵ １１でスクランブラ、エンコードされ、ＤＳＰ１
４でフィルタ、変調演算されてアナログｌ１０１６でい
変換されてＮＣＵ６へ出カサレる。
ＲｘはＣＣＩＴＴの■。２７ ｔｅｒ／Ｖ。２９等で伝
送されてくるファクシミリメツセージを受信処理するた
めのデータ受信プログラムで、復調、フィルタ、イコラ
イザ、デスクランブラ、デコード、キャリア再生、タイ
ミング再生の各演算処理用のプログラムよシ成る。即ち
、このときの処理手順は第６図で示すように行われ、Ｎ
ＣＵ６から入力する受信（５） 信号は、アナログＩ１０１６での変換され、ＤｓＰ］４
で復調、フィルタ、イコライザの各演算処理が行われる
。このイコライザ演算の際、タイミング再生処理、キャ
リア内生処理が施されて、得られるタイミング信号およ
びキャリア信号はそれぞれアナログＩ１０ ｌ ６でＡ
／ｂ変換タイミング、ＤｓＰ１４での復調演算に利用さ
れる。
送されてくるファクシミリメツセージを受信処理するた
めのデータ受信プログラムで、復調、フィルタ、イコラ
イザ、デスクランブラ、デコード、キャリア再生、タイ
ミング再生の各演算処理用のプログラムよシ成る。即ち
、このときの処理手順は第６図で示すように行われ、Ｎ
ＣＵ６から入力する受信（５） 信号は、アナログＩ１０１６での変換され、ＤｓＰ］４
で復調、フィルタ、イコライザの各演算処理が行われる
。このイコライザ演算の際、タイミング再生処理、キャ
リア内生処理が施されて、得られるタイミング信号およ
びキャリア信号はそれぞれアナログＩ１０ ｌ ６でＡ
／ｂ変換タイミング、ＤｓＰ１４での復調演算に利用さ
れる。
スーパーバイザプログラムはＣＣＩＴＴのＴ−３０で規
定される制御手順に従って上述したＶ、 ２１ ＴｘＶ
。２１ Ｒｘ ＋ Ｒｘ ＊ Ｔｘの各プログラムを経
時的にコントロールする管理プログラムである。
定される制御手順に従って上述したＶ、 ２１ ＴｘＶ
。２１ Ｒｘ ＋ Ｒｘ ＊ Ｔｘの各プログラムを経
時的にコントロールする管理プログラムである。
以上の構成で、送信時におけるファクシミリ装置全体の
処理は第７図に示すように行われる。
処理は第７図に示すように行われる。
即ち、送信原稿を図示せぬスキャハセットすると、スー
・ぐ−パイププログラムが起動し、その管理の下にＶ、
２１ Ｒｘプログラムが起動され、ＤＩｓ受信処理が
行われる。つま夛、第３図のＮＣＵ ６を介してＳＣＵ
１に入力するｖ、２１でＦＳＫ変調された受信信号は
アナログＩ１０１６でＡ／Ｄ変換されたのち、ＤＳＰ
１４で復調演算される。復調されたＨＤＬＣデー（６） タＵＨＤＬＣデコードプログラムによシ解読され、フ了
クシεり制御フィールドからＤＩＳ信号が得られれば、
■１０制御プログラムが起動される。これにより、図示
せぬオペレータパネルからの線密度指定等の指令情報が
読み込まれる。この指令情報即ちＤＣ３は次のＨＤＬＣ
フォーマット作成ゾログラムにより、ＨＤＬＣのファク
シミリ制御フィールドに組み込まれたのち、Ｖ、２１変
調プログラムによシ、ＤＳＰ １４で変調され、アナロ
グＩ１０１６でアナログ送信信号に変換されてＮＣＵ
６から回線へ送出される。その後、Ｖ、２１復調プログ
ラムに続いてＨＤ Ｌ Ｃデコードプログラムの起動に
よるＣＦ’Ｒの受信をａ認するまで、ＤＣ８送信処理Ｃ
ＦＲ受信処理が繰り返し行われる。
・ぐ−パイププログラムが起動し、その管理の下にＶ、
２１ Ｒｘプログラムが起動され、ＤＩｓ受信処理が
行われる。つま夛、第３図のＮＣＵ ６を介してＳＣＵ
１に入力するｖ、２１でＦＳＫ変調された受信信号は
アナログＩ１０１６でＡ／Ｄ変換されたのち、ＤＳＰ
１４で復調演算される。復調されたＨＤＬＣデー（６） タＵＨＤＬＣデコードプログラムによシ解読され、フ了
クシεり制御フィールドからＤＩＳ信号が得られれば、
■１０制御プログラムが起動される。これにより、図示
せぬオペレータパネルからの線密度指定等の指令情報が
読み込まれる。この指令情報即ちＤＣ３は次のＨＤＬＣ
フォーマット作成ゾログラムにより、ＨＤＬＣのファク
シミリ制御フィールドに組み込まれたのち、Ｖ、２１変
調プログラムによシ、ＤＳＰ １４で変調され、アナロ
グＩ１０１６でアナログ送信信号に変換されてＮＣＵ
６から回線へ送出される。その後、Ｖ、２１復調プログ
ラムに続いてＨＤ Ｌ Ｃデコードプログラムの起動に
よるＣＦ’Ｒの受信をａ認するまで、ＤＣ８送信処理Ｃ
ＦＲ受信処理が繰り返し行われる。
ＣＦＨの受信が確認されれば、次はＴｘプログラムが起
動される。このとき、スキャナが駆動されて得られるビ
デオ信号はＶＰＵ ２１でディジタル画データに処理さ
れ、マイクロプロセッサ構成のＤＣＮ２でデータ圧縮さ
れる。そのデータはＩｌｏ １５からＳＣＵ ｌ内に取
シ込壕れ、前述Ｗ、５図で龜明した手順でＮＣＵ ６か
ら回線へ送出される。１頁分の送信が終了すると、ＨＤ
Ｌ Ｃフォーマット作成プログラム、続いてＶ、２１
変調プログラムの起動によりＥＯＰの送信処理が行われ
る。その後、ＭＣＦの受信処理、ＤＣＮの送信処理が同
様の手順で行われて、一連のファクシミリ送信処理動作
は終了する。
動される。このとき、スキャナが駆動されて得られるビ
デオ信号はＶＰＵ ２１でディジタル画データに処理さ
れ、マイクロプロセッサ構成のＤＣＮ２でデータ圧縮さ
れる。そのデータはＩｌｏ １５からＳＣＵ ｌ内に取
シ込壕れ、前述Ｗ、５図で龜明した手順でＮＣＵ ６か
ら回線へ送出される。１頁分の送信が終了すると、ＨＤ
Ｌ Ｃフォーマット作成プログラム、続いてＶ、２１
変調プログラムの起動によりＥＯＰの送信処理が行われ
る。その後、ＭＣＦの受信処理、ＤＣＮの送信処理が同
様の手順で行われて、一連のファクシミリ送信処理動作
は終了する。
一方、受信時におけるファクシミリ装置全体の処理は、
第８図に示すように、■。２１ Ｔｘプログラムによる
ＤＩＳ送信処理、■。２１ ＲｘプログラムによるＤＣ
８受信処理が行われて、ＤＯ８の解読によシ、メカ■１
０４を介してプリンタの線密度指定等が行われる。更に
、ＣＦＲの送信処理後、Ｒｘプログラムにより、前述第
６図に説明した手順で、受信データの復調が行われる。
第８図に示すように、■。２１ Ｔｘプログラムによる
ＤＩＳ送信処理、■。２１ ＲｘプログラムによるＤＣ
８受信処理が行われて、ＤＯ８の解読によシ、メカ■１
０４を介してプリンタの線密度指定等が行われる。更に
、ＣＦＲの送信処理後、Ｒｘプログラムにより、前述第
６図に説明した手順で、受信データの復調が行われる。
復調されたデータは、ＤＣＮ２で元の画データに再生さ
れてＷＥ２２からプリンタで記録される。１頁分の受信
が終了すれば、前述同様の処理手順で、ＥＯＰ送信処理
、ＭＣＦ受信処理、ＰＣＮ送信処理が行われて、一連の
ファクシミリ送信処理動作は終了する。
れてＷＥ２２からプリンタで記録される。１頁分の受信
が終了すれば、前述同様の処理手順で、ＥＯＰ送信処理
、ＭＣＦ受信処理、ＰＣＮ送信処理が行われて、一連の
ファクシミリ送信処理動作は終了する。
このようにして、ファクシミリ装置におけるＤＣＲ２を
除くモデムを含めた全体の処理をＳＣＵ ｌ内の唯一の
ＣＰＵ １１で行うことによシ、ＣＰＵ ］ １はフェ
ーズＡ〜Ｅの間を休むことなく仕事を行うようになシ、
ＣＰＵの使用効率が向上し、ハードウェア量が減る。ま
た、このときＤＣＲ２を処理するＣＰＵはその仕事に専
念できるので、従来Ｉ／Ｑ ＝＝２０ ｍｓ 、 モデ
ムスピード−４８００ｂｐｓ程度のものが、Ｉｌｏ ＝
５ ｍｓ 、モデムスピード＝ ４８ ｋｂｐｓ程度
にも改善できる。
除くモデムを含めた全体の処理をＳＣＵ ｌ内の唯一の
ＣＰＵ １１で行うことによシ、ＣＰＵ ］ １はフェ
ーズＡ〜Ｅの間を休むことなく仕事を行うようになシ、
ＣＰＵの使用効率が向上し、ハードウェア量が減る。ま
た、このときＤＣＲ２を処理するＣＰＵはその仕事に専
念できるので、従来Ｉ／Ｑ ＝＝２０ ｍｓ 、 モデ
ムスピード−４８００ｂｐｓ程度のものが、Ｉｌｏ ＝
５ ｍｓ 、モデムスピード＝ ４８ ｋｂｐｓ程度
にも改善できる。
以上のように、本発明によれば、ｃＰＵの１更用効率を
高めてハードウェア量を減らし、高速動作が可能なファ
クシミリ装置が得られるようになる。
高めてハードウェア量を減らし、高速動作が可能なファ
クシミリ装置が得られるようになる。
第１図は従来のファクシεり装置のブロック図、第２図
はそのときの各ＣＰＵの仕事量を説明するためのタイム
チャート、第３図は本発明の一実施例に係るファクシミ
リ装置の回路ブロック図、第４図は第３図のＲＯＭのメ
モリマツプ図、第５図は第３図の変調処理手順を説明す
るためのブロックダイヤグラム図、第６図は第３図の復
調処理手順を（９） 説明するためのブロックダイヤグラム図、第７図は第３
図における送信処理動作を説明するためのブロックチャ
ート、第８図は第３図の受信処理動作を説明するための
ブロックチャートである。 １・・・ＳＣＵ、２・・・ＤＣＲ，３・・・モデム、４
・・・メカＩ１０，５・・・パネルエ１０．６・・・Ｎ
ＣＵ、１１・・・ＣＰＵ Ｍ１２・・・ＲＯＭ、、１３
・・・ＲＡＭ、１４・・・ＤＳＰ、１５・・・Ｉｌｏ、
１６・７すＩ：ｌグＩ１０、’２１ ・ＶＰＵ 、
２２ ・・・ＷＥ。 （１０） 第３図 −４７２− 第４図
はそのときの各ＣＰＵの仕事量を説明するためのタイム
チャート、第３図は本発明の一実施例に係るファクシミ
リ装置の回路ブロック図、第４図は第３図のＲＯＭのメ
モリマツプ図、第５図は第３図の変調処理手順を説明す
るためのブロックダイヤグラム図、第６図は第３図の復
調処理手順を（９） 説明するためのブロックダイヤグラム図、第７図は第３
図における送信処理動作を説明するためのブロックチャ
ート、第８図は第３図の受信処理動作を説明するための
ブロックチャートである。 １・・・ＳＣＵ、２・・・ＤＣＲ，３・・・モデム、４
・・・メカＩ１０，５・・・パネルエ１０．６・・・Ｎ
ＣＵ、１１・・・ＣＰＵ Ｍ１２・・・ＲＯＭ、、１３
・・・ＲＡＭ、１４・・・ＤＳＰ、１５・・・Ｉｌｏ、
１６・７すＩ：ｌグＩ１０、’２１ ・ＶＰＵ 、
２２ ・・・ＷＥ。 （１０） 第３図 −４７２− 第４図
Claims (1)
- マイクロコンピュータ、信号処理用プロセッサ・入出力
インタフェースから成るシステムコントロールユニット
と、それに接続されるデータ圧縮再生装置、パネルイン
タフェース、スキャナ、プリンタ、インタフェース、網
制御装置の各装置を偏見、カつ、前記システムコントロ
ールユニットツメモリ内に、伝送手順用プログラムと、
前記各装置制御用プログラムと、データモデムの送受信
処理を行うプログラムと、以上の各プログラムを経時的
に管理するスー・ぐ−バイザプログラムを有することを
特徴とするファクタεり装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209641A JPS58114566A (ja) | 1981-12-28 | 1981-12-28 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209641A JPS58114566A (ja) | 1981-12-28 | 1981-12-28 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114566A true JPS58114566A (ja) | 1983-07-07 |
| JPH0369226B2 JPH0369226B2 (ja) | 1991-10-31 |
Family
ID=16576148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209641A Granted JPS58114566A (ja) | 1981-12-28 | 1981-12-28 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114566A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636262A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Facsimile unit |
-
1981
- 1981-12-28 JP JP56209641A patent/JPS58114566A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636262A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Facsimile unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369226B2 (ja) | 1991-10-31 |
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