JPH0364027A - 化合物半導体単結晶基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、化合物半導体単結晶の製造方法に関し、特に
単結晶育成後における熱処理方法に関するもので、ＦＥ
Ｔ等の電子デバイス用基板として使用したときの特性の
バラツキを低減したい場合に利用して効果のある技術に
関する。

［従来技術］ 化合物半導体の中で現在主に実用化されている重要な電
子デバイスの一つにアンドープ、クロムドープ半絶縁性
ＧａＡｓ基板を用いたイオン注入型のＦＥＴがある。こ
のＧａＡｓＦＥＴの問題点として、ウェーハ上に作成し
た複数のＦＥＴのしきい値電圧がウェーハ面内で大きく
ばらついてしまうことがあげられる。この問題を解決す
るため。

Ｄ、Ｒｕｍ５ｂｙらは、ＧａＡｓの単結晶インゴットを
熱処理することにより結晶内の電気的特性の均一化を提
案した（Ｄ、Ｒｕｍ５ｂｙ、Ｒ，Ｍ。

Ｗａｒｅ、Ｂ、Ｓｍ１ｔｈ、Ｍ、Ｔｙｊｂｅｒｇ。

Ｍ、Ｒ，Ｂｒｏｚｅｌ　　　ＧａＡｓ　　　ＩＣＳｙｍ
ｐｓｉｕｍ、Ｐｈ、ｏｓｎｉｘ、Ｔｅｃｈｎｉｃａｌ　
　　Ｄｉｇｅｓｔ　　（１９８３）３４）、Ｒｕｍ５ｂ
ｙの提案以降、Ｒｕｍ５ｂｙの方法を用いた熱処理が盛
んになされるようになったが、ＦＥＴのしきい値電圧の
ばらつきに関しては充分低減することができなかった。

そこで、別の熱処理法に関するいくつかの新たな技術が
提案された。

例えば、Ｒｕｍ５ｂｙが真空石英アンプル中で熱処理し
ているのに対して、これを不活性ガス、窒素ガスに置き
換え、石英アンプルへ封入する煩雑さを解消する方法（
特開昭６Ｏ−１７１３００）や、６００〜１１００℃で
熱処理して抵抗率を高める方法（特開昭６ｌ−２０１７
００）、７００℃から融点までの温度範囲で熱処理する
方法（特開昭６ｌ−２２２９９９）、６００〜１１００
℃で熱処理する方法（特開昭６２−２１６９９）。

熱処理後の冷却速度を１００℃／ｈｒ以下とする方法（
特開昭６２−１６２７００）、炭素濃度１゜５　Ｘ　１
０”／ａ＋ｆ以下の結晶を７５０〜１１００℃で熱処理
して高抵抗化する方法（特開昭６２−２１６９９）が提
案されてきた。

しかし、発明者らはＲｕｍ５ｂｙらの方法を含め、上述
の提案による数多くの種々の熱処理法を実験により比較
検討したが、いずれの方法にあっても確かに抵抗率や移
動度の面内分布の均一性が向上したリフォトルミネセン
ス像が面内で均一になったりはするものの、いずれの方
法も、Ｒｕｍ５ｂｙの提案した方法と基本的には変わり
ないこと、つまりアニーリング作業の効率化などの付帯
的な効果や抵抗の低い結晶を高抵抗化できるといった効
果は認められるものの、実際には上述したウェーハ面内
でのＦＥＴのしきい値電圧のばらつきを充分低減するこ
とはできないことを見出した。

［発明が解決しようとする課題］ 本発明者らは、カソードルミネッセンス像が不均一であ
るということは、結晶内で不純物やＥＬ２などの固有欠
陥が不均一に分布していることが原因ではないかと考え
、ＡＢエツチングにより出現する微小欠陥密度とＦＥＴ
特性との相関性を調べた。その結果、微小欠陥がＦＥＴ
のゲート部に現われる場合、そのＦＥＴのしきい値電圧
ｖｔｈが変動し、特定の電圧範囲に制御できないという
事実を見出した。

すなわち、従来の単結晶育成後の熱処理法では、カソー
ドルミネッセンス像が均一でかつＡＢエツチングにより
出現する微小欠陥が少ないウェーハを得ることができな
いため、ウェーハ上に作成した電子デバイスの特性が安
定せず、デバイスの歩留りが低下していたとの結論に達
した。

そこで、発明者らはカソードルミネッセンス像に注目し
て種々の熱処理法の研究を進めた。カソードルミネッセ
ンス像は、走査電子顕微鏡に反射鏡や光検出器を加えて
改造することにより、容易に測定することができる。特
に、カソードルミネッセンス像は０．５〜１μｍの分解
能でミクロな像を得ることができるので、フォトルミネ
ッセンス倣（分解能１０−４００μｍ）で均一なウェー
ハであっても、さらにミクロな不均一性を調べることが
できる。Ｇ　ａ　Ａ　ｓについては、このカソードルミ
ネッセンス像は古くから測定されており、いかなるＧ　
ａ　Ａ　ｓにおいてもその像は不均一であることが知ら
れている。このようにカソードルミネッセンス像が不均
一であるということは、結晶内で不純物やＥＬ２などの
固有欠陥が不均一に分布していることによると考えられ
、このような不均一分布のために、ＦＥＴのしきい値電
圧がばらつくと考えられる。

そこで発明者らは上述した数多くの熱処理方法を施した
単結晶について、そのカソードルミネセンス像を測定し
たが、いずれの方法にあってもカソードルミネセンス像
を完全に均一にすることはできなかった。このように、
従来の熱処理法は。

抵抗率、移動度やフォトルミネセンス像のウェーハ面内
の均一性を高めることができ、その結果としてしきい値
電圧のバラツキをある程度低減できるものの、カソード
ルミネセンス像に関しては均一性を充分に高めることが
できないという重大な欠点を有していることが分かった
。

本発明は、上記のような問題点に着目してなされたもの
で、フォトルミネセンス像はもちろんカソードルミネセ
ンス像のウェーハ面内均一性を向上させ、もってこのウ
ェーハを用いた電子デバイスの特性の均一性を高め１歩
留りを向上させることを目的とする。

［課題を解決するための手段］ 本発明者らは、析出物状の微小欠陥密度を低減する熱処
理法について鋭意研究した結果得られた知見に基づいて
、次のような熱処理法を提案するものである。

すなわち、育成した化合物半導体単結晶をインゴットま
たはブロック状態で１１００℃を超え融点未満の温度で
少なくとも１回熱処理を施した後、これを厚さ２閣以下
の薄板状に切断し、エツチングしてから、これらのウェ
ーハを石英アンプル中で、１１００℃を超え融点未満の
温度で熱処理を施し、室温まで冷却した後これを取り出
し、エツチングにより表面処理した後、７５０〜１１０
０℃の温度範囲で、再度熱処理するようにするものであ
る。

なお、本発明者らは、カソードルミネセンス像の均一化
を図るため、育成された化合物半導体単結晶インゴット
をウェーハ状に切断し、このウェーハを真空の石英アン
プル中で、１１００℃を超え融点未満の温度で３０分以
上保持して第１段階アニールを行ない、次に１〜ｂ 速度で室温まで冷却し、該ウェーハをエツチングし、そ
の後７５０℃以上１１００℃以下の温度で２０分以上保
持して第２段階アニールを行なった後、室温まで冷却す
ることで微小欠陥密度の低いウェーハを得る技術を開発
し、提案している。

この発明は、上記技術の改良に関するもので、ウェーハ
状態での２段階アニールの前に、アズブローン結晶をイ
ンゴットもしくはブロック状態で１段または２段階アニ
ールを行なっておくことでさらにカソードルミネセンス
像の均一性を向上させたものである。

［実施例１］ ＬＥＣ法で育成した直径５５ｍｍφ、直胴部長さ１２０
閣の半絶縁性アンドープＧａＡｓ単結晶を３つのブロッ
クに切断した後、円筒研削し、オリエンテーションフラ
ットをつけてからダミーインゴットとともに石英アンプ
ル中に封入した。そしてこれを１１５０℃で５時間熱処
理した後、２０’Ｃ／ｗｉｎの速度で一旦室温まで冷却
し、次に９５０℃で６０時間熱処理して、３℃／ｍａｉ
ｎの速度で冷却した。

その後ブロックをアンプルから取り出し、厚さ６５０μ
ｍのウェーハに切断して、エツチングにより表面の汚れ
を取り除いた後、再び石英アンプル中に封入した。この
とき、アンプル内にＡｓ圧が１気圧となるだけのＡｓを
一緒に封入しておいた。そして、１１５０℃で５時間熱
処理した後。

２０℃／■ｉｎの速度にて室温まで冷却した。このウェ
ーハをアンプルから取り出し、エツチングを行ない、窒
素気流中で９５０℃で４時間熱処理した。

このようにして作成したウェーハの抵抗率の面内分布を
調べた。その結果を第１図に示す、比較のためアズブロ
ーンの結晶をウェーハに切断して。

１１５０℃、５時間で第１段階目のアニールを、また９
５０℃、４時間で第２段階目の熱処理を施したウェーハ
の抵抗率の面内分布を調べた。その結果を第２図に示す
。

第１図および第２図より、本発明のように予めインゴッ
トまたはブロック状態で熱処理を加えてからウェーハに
切断して、再度熱処理を加えた方が、ウェーハ面内の均
一性が高くなることがわかる。さらに、上記ウェーハ上
にイオン注入型のＦＥＴを作り、それぞれのしきい値電
圧のばらつきを調べた。その結果を表１に示す。本発明
の適用により、ＦＥＴのしきい値電圧のばらつきは５〜
１０ｍＶとなった。

また比較のため、アズブローン結晶のウェーハおよび上
記ウェーハ状態で２段階アニールしたウェーハの抵抗率
および移動度のばらつきと、ＡＢエツチングによるエッ
チピット密度、カソードルミネセンス像の均一性および
作成したＦＥＴのしきい値電圧の測定値を表１にそれぞ
れ比較例１、比較例２として併せて示した。

なお、上記衣における抵抗率は、３端子ガード法により
１００μｍピッチで測定し、面内のバラツキは次式（１
）で計算した。

また、移動度は、Ｖａｎ　　ｄｅｒ　　Ｐａｕｗ法によ
り５ｍピッチで測定し、バラツキは次式（２）で計算し
た。

エッチピット密度は、ＡＢエツチング液で室温で５分間
エツチングした後、光学顕微ａｍ定した。

さらにＦＥＴは、ウェーハにＳｉを１００ＫｅＶ、ドー
ズ量２　Ｘ　１０”／ａｌｔでイオン注入した後、Ｓｉ
　３Ｎ、膜を形成して、Ｎ２ガス気流中８３０℃で１０
分間キャップアニールし、活性層を形成してから、活性
層上にゲート電極とソース・ドレイン電極を形成して、
評価した。ソース・ドレイン電極にはＡ　ｕ　−Ｇ　ｅ
　／　Ｎ　ｉ　／　Ａ　ｕを、ゲート電極にはＴ　ｉ　
／　Ｐ　ｔ　／　Ａ　ｕを用いた。ゲート長は２μｍ、
ゲート幅は５μｍ、ソース・ドレイン間は６μｍとし、
ＦＥＴは２００μｍピッチで作成した。

［実施例２］ ＬＥＣ法により育成した結晶を２〜３個のブロックに切
断した。このブロックを円筒研削した後エツチングして
表面の汚れを落して、真空石英アンプルに封入し、１１
００℃を超え、融点未満の高温度領域において熱処理を
行ない、１５〜２０’Ｃ／ｗｉｎの速度で一旦室温まで
冷却した。その後、再び、７５０〜１１００℃の中湿度
領域で熱処理を行ない、３〜ｂ した。

そして、この熱処理を加えたブロックをアンプルから取
り出して、厚さ２ＩＩＯ以下のウェーハ状に切断し、エ
ツチングにより表面の汚れを取った後、再び石英アンプ
ルに封入した。この時、熱処理によるウェーハ表面の分
解を防ぐ目的で揮発性成分元素を一緒に封入した。そし
て、これを１１００℃を超えて融点未満の高温度領域に
て２〜５時間熱処理した。その後、熱処理したウェーハ
をアンプルから取り出してエツチングした後、これを７
５０〜１１００℃の中湿度領域で、不活性ガス雰囲気下
にて４〜７時間熱処理した。

このようにして作成したウェーハについて、移動度、エ
ッチピット密度、カソードルミネセンス像、ＦＥＴのし
きい値電圧を測定した。その結果は前記表１に示されて
いるとおりで、移動度、エッチピット密度、カソードル
ミネセンス像の均一性は実施例１と同程度で、抵抗率の
ばらつきとＦＥＴのしきい値電圧は、実施例１と比較例
２の中間の値であった。また、ウェーハの抵抗率の面内
分布も第１図および第２図の中間にあった。

［発明の効果］ 以上説明したようにこの発明は、育成した化合物半導体
単結晶をインゴットまたはブロック状態で１１００℃を
超え融点未満の温度で少なくとも１回熱処理を施した後
、これを厚さ２ｉｍ以下の薄板状に切断し、エツチング
してから、これらのウェーハを石英アンプル中で、１１
００’Ｃを超え融点未満の温度で熱処理を施し、室温ま
で冷却した後これを取り出し、エツチングにより表面処
理した後、７５０〜１１００”Ｃの温度範囲で、再度熱
処理するようにしたので、フォトルミネセンス像はもち
ろんカソードルミネセンス像のウェーハ面内均一性を向
上させ、もってこのウェーハを用いた電子デバイスの特
性の均一性を高め、歩留りを向上させることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例により得られたウェーハ
の面内抵抗率の分布を示すグラフ、第２図は比較例２ （ウェーハ状態での２段階ア ニールのみ実施） により得られたウェーハの面内 抵抗率の分布を示すグラフである。 ウニへ中心φらのｍｌ唯（ｍｍ） 手続補正書 （自発） 補正の内容 （１）第１図および第２図の横軸に 「ウェハ中心か 平成 ２年 ４月２０日 らの距離」 とあるのを、 別紙のとおり ｒウェハ端

Claims (2)

【特許請求の範囲】
1. （１）育成した化合物半導体単結晶をインゴットまたは
   ブロック状態で１１００℃を超え融点未満の温度で少な
   くとも１回熱処理を施した後、これを厚さ２ｍｍ以下の
   薄板状に切断し、エッチングしてから、これらのウェー
   ハを石英アンプル中で、１１００℃を超え融点未満の温
   度で熱処理を施し、室温まで冷却した後これを取り出し
   、エッチングにより表面処理した後、７５０〜１１００
   ℃の温度範囲で、再度熱処理するようにしたことを特徴
   とする化合物半導体単結晶基板の製造方法。
2. （２）特許請求の範囲第１項記載の薄板状態での熱処理
   以前の熱処理において、単結晶をインゴットまたはブロ
   ック状態で石英アンプル中に封入した後、１１００℃を
   超え融点未満の温度範囲で熱処理を施してこれを一旦室
   温まで冷却した後、再度７５０〜１１００℃の温度範囲
   で熱処理するようにしたことを特徴とする化合物半導体
   単結晶基板の製造方法。