JPS61187329A - 化合物半導体素子の製造方法及び製造装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 本発明は化金物半導体装置の製造方法、特に〔従来の技
術〕 ＧａＡｓ　、工ｎＰ等の化合物半導体は、８１に比べて
電子の移動度が５〜６倍大きく、半絶縁性の基板が得ら
れることから、高速動作、低電力消費の優れた半導体装
置を実現することが可能である。そのため、電界効果ト
ランジスタ（ＦＩｌｔＴ　）は、高周波増幅器や発振器
等を構成する単体の素子や、それによって構成されるア
ナログエＣ用および、高速動作のデイジタルエＣの基本
素子として重要になってぐる。

そこでＦＬＩＴの高速化を計るためには、ゲート・ソー
ス間容量Ｏｇｇを下げ、相互コンダクタンスｇ１を大き
くしなければならない。

ＦＩＴの実効的なｇｌは で表わすことができる。ここでｇｍｏＦｉ″ＦＩＴの動
作層の特性から決まる真性相互コンダクタンスであるが
、現実的にはソース・ゲート間の直列抵抗Ｒ８があ）、
実効的なｇｌは上式のようにｇｌ。よシ小さなものとな
る。従ってＲ１１を小さくすることが、大きな相互コン
ダクタンスを得るために必要になる。また、大きなゲー
ト・ソース間直列抵抗Ｒ８があると、ＦＩｌｔＴの雑音
特性が劣化する。

ところが、しきい値電圧ｖｔｈの絶対値が小さいとき、
あるいは、ノーマリ・オｙ　１１　（ｖｔｈ＜ｏ）にお
いては、キャリア濃度Ｍあるｈは動作層の厚さａを小さ
な値にしなくてはならないので、Ｒ８はよシ大きな値と
なる。また動作層に、ＧａＡｓ１結晶を用いている場合
には、ゲート・ソース間およびゲート・ドレイン間の表
面付近く表面単位に起因する空乏層が存在するため、Ｒ
ｓは一層大きな値となシ、特にノーマリ・オフ型では問
題となる。そこで、Ｒ８を小さくするため第３図に示す
ように、ゲート６とソース４間、ゲート６とドレイン５
間に高エネルギー、高ドーズ量のイオン注入による低抵
抗層２，３を作成する方法がある。なお１は基板、ＩＩ
ｇはゲート長を示す。

このような低抵抗層（ｎ十層）を形成することによシゲ
ート・ソース間直列抵抗Ｒｓは小さくなる。

また、第３図に示したＩＦＩｌｆＴ構造においては、注
入エネルギーが高いため表面近傍のキャリア密度が低く
なり、これＫよってゲート・ソース問答量０ｇ１ａＯ値
も小さくなる。

Ｒｅの減少を計る他Ｋ　ｇｍ。自体を大きくすることも
必要である。Ｏｇｇを増・大させることなく、ｇ、。を
大きくする有効な手段はゼート長（Ｌｇ）を短くするこ
とである。何故ならば Ｏｇａ　ｏｃ　　Ｌｇ ｇｍｏ　　”　　１／Ｌｇ なる関係があるためである。

以上のようなＦＩｌｔＴの高速化を計るため■Ｒ８の低
減、■Ｉ、ｇの短縮を実現する技術としてセルファライ
ン法等が提案されている。

〔発明が解決しようとする問題点〕

ところでＦＩＴの動作速度の高速化（高周波特性の向上
）を計ろうと、ｇｍを増大し、Ｏｇｇを減少させるため
に第３図のような深いｎ＋層を有する１ＦＥＴ構造にお
いて、ゲート長Ｌｇを短くしていくと短チャンネル効果
（Ｅｊａｈｏｒｔ　ｃｈａｎｎｅｌ・ｆｆｅａｔ）と呼
ばれる現象が起こる。即ち、１）相互コンダクタンス（
ｇｌ）が減少する、２）しきい値電圧（ｖｔｈ　）が負
側ヘシフトする、３）しきい値電圧（ｖｔｈ　）の均一
性が劣化する、４）しきい値電圧（：　ｖｔｈ　）がド
レイン電圧（ｖ−ａ）Ｋ依存する、 ５）ドレインコンダクタンス（ｇａ）が増大する、等で
ある。

特に上記２）、５）及び４）は工ａを構成する上で大き
な問題でＦΣＴの高性能化が阻まれる。

短チャンネル効果は、主として、イオン注入した不純物
原子の活性化熱処理時の横方向拡散が原因であると考え
られる。つｔｂ、第３図に示すように１深いｎ十形成の
ためにゲート長ＬｇもしくはＬｇよシわずかに大きな間
隔をもって注入された注入原子が、活性化のための熱処
理中に横方向へ拡散しチャンネル（動作層）の下Ｋまで
ムシこみ、チャンネル下の半絶縁性層が（例えば注入不
純物がドナー性の場合には）ｎ型に近くなる。このため
、チャンネル下の領域で基板の７エルミレベルが上昇し
、ゲー）Ｋ負の電圧を加えて、チャンネルを完全に空乏
層によって、遮断しようとしてもチャンネル下の基板を
通じてソース・ドレイン間に電流が流れるためであると
考えられている。

以上述べたようＫＦＭτの高速化のために、ゲート長Ｌ
ｇを短くしていくと、活性化熱処理中のイオン注入原子
の熱拡散によ）、前記のような短チャンネル効果が起き
ることが大きな問題であった。よシ臭体的には １）ｇ、の減少によシ、動作速度の低下がおこる（周波
数特性の低下）、 ｎ）ｖｔｈのシフト、ｖｔｈ　ｏ不拘−化、ｖｔｈｏド
レイン電圧によシ、種々のゲート長をもつＦＩＩＴＫよ
って構成されるｘＯが設計どおシ動作しなくなる、 ことが大きな問題であった。

本発明の目的は、このような活性化熱処理中に起こるｎ
＋１のイオン注入原子の熱拡散を抑制し、短チャンネル
効果の発現を防止できる化合物半導体製造素子の製造方
法及び装置を提供することにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成する手段として、イオン注入原
子の活性化熱処理前に該熱処理温度よシ低い温度にてプ
レアニールを行うことが非常に有効であると見出したこ
とに基〈ものである。

すなわち、本発明は半絶縁性化合物半導体基板にイオン
注入法によってドナー性不純物、もしくはアクセプター
不純物の注入層を形成する工程、該イオン注入された半
導体基板をプレアニールする工程、該プレアニールされ
た基板の注入層を熱処理して活性化させる工程を含むこ
とを特徴とする化合物半導体素子の製造方法である。本
発明の好ましい実施態様として、プレアニール工程は４
０Ｇ’〜５００℃の範囲の温度にて２０〜３０分間行う
上記方法、プレアニール工程は窒素および／または水素
の雰囲気中で行う上記方法及び、プレアニール工程と活
性化熱処理工程を連続的に一段にて行う上記方法が挙げ
られる。

また本発明は上記方法のためのプレアニール工程と活性
化熱処理工程に必要な２温度の均熱領域を有し、前記プ
レアニール工程と活性化熱処理を連続して実施できる化
合物半導体素子の製造用熱処理装置に関する。

次に本発明者らが本発明の方法及び装置に到達した経緯
を説明する。

前述のように１短チヤンネル効果は主としてｎ＋層を形
成するイオン注入原子の熱処理中の熱拡散が原因である
。一般に固体中の不純物の拡散は、結晶中の不純物原子
が周囲に存在する結晶格子の空格子点（空位：　Ｖａａ
ａｎａｙ　）を渡り歩いて、移動することＫよシ生ずる
。例えば不純物としてＢを含んだ８１を１０００℃付近
の高温にすると、多くの８１原子は熱エネルギーを得て
格子点から移動し、高濃度の空位が生じる。

そこで、Ｂは１つの空位に入った後周囲に存在する別の
空位へ移動し、このように空位を介して移動していく。

ところが、イオン注入法では、低抵抗層を作るための不
純物原子をイオン化し、高電界中で加速し、大きな運動
エネルギ−を与え、基板の表面に衝突させるととＫよシ
基板結晶中へ導入している。基板中へ導入された不純物
は基板原子との衝突をくシ返すことＫよ）その運動エネ
ルギーを失いある位置に停止する。このときの不純物原
子のプロファイルはＸａＢＢ理論によシ予測される。つ
まシ、イオン注入された不純物原子は格子点に存在する
基板原子を格子点からはじき飛ばしながら、基板中へ浸
入してくる訳である。従って、イオン注入層中には非常
に高濃度の空位が存在している。

このことは、ラマン分光測定等によシ実験的に確められ
ている〔例えば文献１　：　Ｎ、Ｎａｋａｍｕｒａｅｔ
、ａｌ、ムｂｓｔｒａｃｔ　ｏｆ　１５ｔｈ　０ｏｎｆ
＠ｒｅｎｏ＠ｏｎ　８ｏ１１ｄＥｉｔａｔ＠Ｄｅｖｉｃ
＠ａｎｄ　Ｍａｔｅｒｉａｌｓ、　Ｔｏｋｙｏ、ｐ、　
１７７（１９８３）　）。

ＧａＡｓ基板中に舖８１を１７５　Ｋ＠７１　Ｘ　１０
凰’５１１−”イオン注入すると、非常に高密度の空位
が導入され、その結果基板結晶が部分的に非晶質化し、
本来の基板のラマン撰択則からは許されないＴＯフォノ
ンのピークが観測されＩｌｏフォノンのビークが減少す
ることが報告されている。

従って、このように基板中の不純物原子の周囲に高密度
の空位が存在する状態で、活性化熱処理温度（格子間に
存在する不純物原子が、格子点に移動するのく必要なエ
ネルギーを熱エネルギーとして与えるのに必要な温度）
まで昇温すると不純物原子は周囲の高密度な空位を介し
て急速に拡散していくと考えられる。

本発明者らは上記した仮説を実証するため次のような実
験を行った。第３図に示されるような構造を持つＦＩＨ
Ｔを２φのＧａＡｓ　　ウエノ曳全面に作成した。ｎ及
びｎ中層は雪−８１＋をそれぞれ５０にｍＶ　ｊ、５Ｘ
１０”５Ｉ鴫、１８０ＫｅＶ　λ０ＸＨＩ　　ｃｍの条
件でイオン注入し熱処理することで作成した。ゲート長
Ｉ１ｇは１μ慣とし、ゲー）＠Ｗｇは５μ鴨とした。ゲ
ートをムｌ、ソース・ドレイン電極はＡｕＧ・ａ１／ｍ
ｔ／Ａｕ　　を常法を用いて蒸着しり７トオフ法で形成
した。そして工程中にｎ中層注入後＼ウェハーの半分を
アルミはくで迩いマスクし、残シ半分に１８０　ＩＣ５
Ｖ　２ＸＨ］里”　ｃＩＲ−”の”Ａｒイオンをイオン
注入した。ラマン分光測定の結果からこの程度のムｒの
みの注入で空位が高密度に導入されることがわかってい
る。つｔａｎ十層中層ｒイオン注入した？！！ＩＴでは
活性化熱処理前のｎ＋層の空位密度がＡｒ注入しないＦ
ＭＴよシ、大きくなっている。このようにして作成した
ＦＩＴを、Ａｒ注入したもの、しないものを各々１００
ケずつ１−Ｖ測定した結果を表１に示す。

表１ ｎ−＊１００ 栗　ばらつきは、ＦＥＴによってＩＣを構成する場合の
論理振幅（しきい値電圧＋ビルトイン電圧）に対するし
きい値電圧の％比として計算した。この際ビルトイン電
圧を（Ｌ７Ｖと仮定した。

表１から明らかなように、Ａｒ注入したＦＡＣＴにおい
て、しきい値電圧が負にシフトしており、しきい値電圧
の均一性が悪くなっておシ、短チャンネル効果と同じ現
象が起っている。つまシ、短チャンネル効果は空位を介
した注入原子の熱拡散によって起ることがわかる。

従って、熱処理中の注入原子の熱拡散を抑制すれば、短
チャンネル効果が抑止されることになる。前述のように
、不純物の拡散はイオン注入で導入された空位を介して
起こるので、このイオン注入でできた高密度の空位を活
性化熱処理前に消滅させることができれば、注入原子の
拡散を抑制することができる。

ここで、活性化熱処理についてみると、それＫは２つの
目的がある。１つは前述のようｔζ、イオン注入した不
純物原子を結晶の格子点に再配列することであシ、もう
１つは、イオン注入の際くい格子点から移動した基板の
原子を元の（本来の）格子点にもどす、注入損傷の回復
である。通常、ＧａＡｓ　　に８１を注入した場合、注
入し九Ｂ１を再配列し、電気的に活性にするためＫは８
００℃〜９００℃の熱処理が必要である。

ところが、論文（Ｊ、　Ｂ、　ｖｔｌ：ｔｔａｍ−等、
”　Ｌａｓ＠ｒａｎｌ　ＩＩ！１ｅａｔｒｏｎ−Ｂ＠ａ
ｍ　８ｏ１１工ｎｔｓｓｒａｃｔｔｏｎ　ＩＬ！ＬａＭ
ａｔｅｒｉａｌｓ　Ｐｒｏａｅａｇｉｎｇ”、ｐ２０？
（１９８１））によれば、ラマン測定によシ、注入損傷
の回復りまシ空位の消滅には、４００〜５００℃で十分
であることがわかっている。

そして、この程度の温度では注入層は電気的に活性化し
ない、′）ま）、不純物の拡譚は起きないことが知られ
ている。従って、活性化熱処理前にイオン注入層を４０
０〜５００℃で熱処理して、注入によって導入された空
位を消滅させた後に８００〜９００℃で活性化熱処理を
行えば、短チャンネル効果を抑制することができる。

しかし、このようなプレアニールを行い、その後の活性
化熱処理を２つの炉を用いて行うと、炉の昇温、ガス置
換、熱処理後の冷却などに２倍の時間がかかシ、非効率
的である。そヒで、本発明の４００〜５００℃の均熱領
域と、８００〜７１７り０℃の均熱領域の２温度領域を
持つ熱処理炉を用いれば、炉の昇温、ガス置換、冷却の
時間が短縮でき、かつプレアニールから活性化熱処理の
間の基板の汚染を防止することができる。

第２図は本発明の装置の実施態様を説明する図であって
、第２図の上部は炉の構成を、また第２図下部は該炉の
温度分布を示す。図中７は熱処理すべき基板、８は操作
棒引出し口、９はキャップ止め、１０は石英管、１１は
キャップ、１２はヒーター、１３はヒーター、１４は操
作棒、１５はボート、またムは置換及び徐冷部、Ｂはプ
レアニール部、Ｃは活性化熱処理部である。プレアニー
ル部Ｂにてプレアニールした後、操作棒１４を操作する
ととくよシ、基板を載置したボート１５を活性化熱処理
部へと直ちに移動して、活性化熱処理することができる
。

以下本発明の方法を具体的に説明する。第１図（ａ）な
いしく口）Ｋセルファライン法によシ基板上にソース・
ドレイン電極を形成する場合を例にとシ、本発明の実施
態様のフローを示す。

まず、本発明の方法においては、半絶縁性半導体基板、
１をエッチし〔第１Ｑ（ａ））、例えば半絶縁性ＧａＡ
ｓ　基板表面にイオン注入法によシ、８　、Ｅｉｉ　、
ｌｉｎ等のドナー性不純物を注入し、チャンネル２を形
成する〔第１図（至）〕。これは従来公知の装置及び方
法によ〉行うことができ、原理的にはイオン源で、不純
物イオンを発生させ、アナライザーによシ、注入すべき
不純物イオンを選別し、これを高電界中へ導き、高いエ
ネルギーを付与し、目的とする半導体基板に注入するこ
とによる。注入領域は適当なパターンを有する誘電体膜
、例えば酸化硅素、窒化硅素、・窒化アルミニウム、Ｅ
ｌｌｏｚＮｙ　　等や、レジスト膜などのマスク１７を
利用して、容易に制限することができる。また、イオン
ビームを制御することによシ、直接、注入領域を選択す
ることも可能である。

次に、ゲート材料を蒸着し、リフトオフ法やドライエツ
チング法を用いて、ゲート電標６を形成し〔第１図（（
１）　）　、この電極をマスクとしてｎ中層３を高電圧
、高ドーズ量でイオン注入するセル７アライン法で形成
する〔第１図四〕。前述のようくいこのイオン注入の際
に１基板に打ちこまれた不純物原子イオンは、基板結晶
の格子点の原子と衝突して、そのエネルギーを失い静止
するが、この衝突によ〕格子原子が変位し、空位が生ず
る。従って、特に高電界、高ドーズ量の注入を行うｎ中
領域では、このような空位が高密度に存在する。

次に、基板表面にＯＶＤ法、？−０ＶＤ法あるいはスパ
ッタ法などで、例えば酸化硅素、窒化硅素、窒化アルミ
ニウム％　８１０ｘｌｉｘ　　などの保護膜１６を一層
あるいは多層に形成する〔第１図（ｅ）〕。

この保護膜１６は、８００〜９００℃の活性化熱処理中
に基板からの高蒸気圧の構成元素の蒸発を防ぐためのも
のである。

保護膜１６の形成後、基板に本発明の特徴であるプレア
ニール処理が施される〔第１図（イ）〕。

このプレアニール処理は、該基板を不活性ガス（例えば
窒素ガス）中、もしくは環元性ガス（例えば水素）中、
またはそれらの混合ガス中で、４００〜５００℃の範囲
内の温度にて、２０〜３０分間実施することが好ましい
。前述のようくいこの温度では注入不純物イオンの拡散
は起こらず、イオン注入時に出来た空位のみが、消滅す
る。従って、この温度条件並びに処理時間は本発明にお
いて重要な因子である。

次に、イオン注入不純物原子を格子点に導入し、電気的
に活性化するため、８００℃〜９００℃２０〜３０分間
の熱処理を行う〔第１図り〕。

不純物原子は、熱エネルギーによって格子点へ移動する
が、プレアニールによシ９位が高密度に存在し表いため
、不純物原子のゲート下への拡散はおきない。そのため
、Ｉ！！１丁のＯｆｆ状態でチャンネル下を流れる電流
が存在しなくなるため、短チャンネル効果が出なくなる
。

活性化熱処理後、ソース電極４ドレイン電極５を形成す
ることで１ＢＴが形成されるＣ第１図（６）〕。

上記の例では保護膜つきの活性化熱処理を行うので、プ
レアニールをも保護膜つきで行っているが、プレアニー
ル温度の４０’〜５００℃では、Ｇａ人−表面から、ム
Ｓの蒸発社殆んどないので、保護膜は必ずしも必要では
ない。ただし、表面の酸化を防止するため、プレアニー
ルは不活性ガスもしくは環元性ガスまたはその混合ガス
中で、行なわれることが必要である。このようなガスと
しては例えば窒素、水素等が用いられる。またこの例で
は、熱処理前にゲートを形成するセル７アライン法で説
明したが、短チャンネル効果が出るようなゲート長を形
成できる方法であれば、他の方法でもよい。

またプレアニール及び活性化熱処理工程において、イオ
ン注入された基板を同種の化合物半導体基板と対向接触
して、上記プレアニール及び活性化熱処理を行ってもよ
く、このように行うと対向基板からでる五〇の蒸気圧に
よって、保護膜を通して蒸発するムＢを抑制することが
できる。

本発明に用いられる半絶縁性半導体基板としてはＧａ１
ｇ　　やＩｎ？、例えばアンドープＧａＡ＠　、ｃｒド
ープＧ＆ムｓ、ＩＦｅドープＩｎＰ等が挙げられる。

〔実施例〕

以下実施例に従って、本発明を更に具体的に説明する。

ただし、本発明は以下の実施例によって何等制限されな
い。

アンドープ半絶縁性ＧａＡｓ　基板１を２枚用意し、常
法に従い、洗浄エツチングした後、重曹ｓ１＋を加速電
圧５０１Ｃ＠Ｖ　、注入量２．０Ｘ１Ｇ”ｃｌ１１″″
Ｓの条件でイオン注入してチャンネル（ｎ層）２を形成
し、次Ｋｎ中層３を１８０　ＩＣ＠Ｖ　、　２１３Ｘ１
０”　ａｎ−”の注入条件で形成した。この注入基板の
表面にｐ−０ＶＤ法によシ窒化硅素膜を形成した。膜の
厚さは１５００ム、屈折率は１．８６である。２枚の基
板のうち、１枚はそのまま通常電気炉中で、温度Ｂ２Ｑ
℃２０分間の活性化熱処理を窒素雰囲気中で行い、他の
１枚を第５図（ａ）　Ｋ示す構成の２温度炉奢用いてプ
レアニール・活性化熱処理を連続的に施した。ウエノ・
を石英ボート１５に乗せ石英管１０１Ｃ装填する。炉内
を真空排気して窒素置換した後、ヒーター１１及び１２
によシ炉を昇温し、第３ロー）に示すような温度分布が
得られた。昇温中置換及び徐冷部ムにおいた石英ボート
１５を操作棒１４によってプレアニール部Ｂの４５０℃
の均熱領域へ移動し、２０分間のプレアニールを施し、
その後活性化熱処理部００８２０℃の均熱領域へ移動さ
せ、２０分間の活性化熱処理を施し、再びムの位置へ引
き出し徐冷した。更に２枚の基板において該保護膜１６
をフッ酸によって除去し、リフトオフ法によってムｕ−
Ｇｅのソース４およびドレイン電極５を形成し、合金化
した後ムｔのゲート電極６をリフトオフ法で形成し、Ｇ
ａＡｓ−Ｍ］ｌｉ８　Ｆｌ！ｊＴを作製し・た。

コノヨうに作製シた４ａｌ類ＯＦＥＴ（Ｌｇ−ｊμ、７
１ｇ−２μ爲、プレアニール工程あシ／なしぬしきい値
電圧を測定した結果を表２に示す。

表２ 表２から明らかなように、プレアニール処理を施した本
発明の１１ｅＴでは、プレアニールを施さなかったＰＩ
！ＩＴと比較すると、殆んど短チャンネル効果が起きず
、プレアニールが効果的に短チャンネル効果を防止して
いることがわかる。

なお、本実施例では電気炉によるプレアニール、活性化
熱処理を連続的に行ったが、例えば赤外線ランプ装置等
による連続的インコヒーレント光照射を行うランプアニ
ール炉を用いてこれらの工程を連続的に行っても同じ効
果が得られる。

〔発明の効果〕

このように、本発明の化合物半導体素子の製造方法は８
００〜９００℃の活性化熱処理前にプレアニール処理す
るととＫよシイオン注入時に注入イオンの衝突によって
できた高密度の空位が消滅し、活性化熱処理時の空位を
介した注入不純物原子のチャンネル（ｎ層）下への熱拡
散が抑止され、短チャンネル効果が防止できる。

更に本発明の熱処理炉を用いれば、従来の工程を変更す
ることなく、短時間にプレアニールを施すことができる
。

本発明の方法及び装置は短ゲート高性能Ｆｌｌ！！Ｔを
制御性よく、均一に作製することができ、高速化合物半
導体重Ｏの製造上非常に有用である。

【図面の簡単な説明】

第１図（６））ないしく財）は本発明の方法をセルファ
ライン法において行う場合の工程を説明する図、第２図
は本発明の実施態様を説明する図であって、上部には装
置の構成を示し、また下部には装置の各部分の温度分布
を示す図である。 第３図は深いｎ中層を持つＦＥＴの構造を示す図である
。

Claims (9)

【特許請求の範囲】
1. （１）半絶縁性化合物半導体基板にイオン注入法によつ
   てドナー性不純物、もしくはアクセプター不純物の注入
   層を形成する工程、該イオン注入された半導体基板をプ
   レアニールする工程、該プレアニールされた基板の注入
   層を熱処理して活性化させる工程を含むことを特徴とす
   る化合物半導体素子の製造方法。
2. （２）プレアニール工程は４００°〜５００℃の範囲の
   温度下で２０〜３０分間行う特許請求の範囲第（１）項
   記載の化合物半導体素子の製造方法。
3. （３）プレアニール工程を窒素または水素、または窒素
   と水素の混合雰囲気中で行う特許請求の範囲第（２）項
   記載の化合物半導体素子の製造方法。
4. （４）プレアニール工程もしくは活性化熱処理工程前に
   、該化合物半導体基板の表面に酸化硅素、窒化硅素、窒
   化アルミニウムまたは ＳｉＯ＿ＸＮ＿Ｙ等の誘電体保護膜を形成して、活性化
   熱処理を行うことを特徴とする特許請求の範囲第（１）
   〜第（３）項のいずれかに記載の化合物半導体素子の製
   造方法。
5. （５）前記イオン注入層のプレアニール工程もしくは活
   性化熱処理工程において該イオン注入された基板を同種
   の化合物半導体基板と対向接触して、プレアニールもし
   くは活性化熱処理する特許請求の範囲第（１）〜（３）
   項のいずれかに記載の化合物半導体素子の製造方法。
6. （６）イオン注入前に、該半導体基板表面に酸化硅素、
   窒化硅素、窒化アルミニウムまたは ＳｉＯ＿ＸＮ＿Ｙ等の誘電体薄膜を形成し、該薄膜を通
   してイオン注入を行うことを特徴とする特許請求の範囲
   第（１）〜（５）項のいずれかに記載の化合物半導体素
   子の製造方法。
7. （７）半絶縁性半導体基板がｃｒドープＧａＡｓ、アン
   ドープＧａＡｓまたはＦｅドープＩｎＰ基板であること
   を特徴とする特許請求の範囲第（１）〜（６）項のいず
   れかに記載の化合物半導体素子の製造方法。
8. （８）前記プレアニール工程および活性化熱処理工程を
   連続的に行うことを特徴とする特許請求の範囲第（１）
   〜（７）項のいずれかに記載の化合物半導体素子の製造
   方法。
9. （９）プレアニール工程と活性化熱処理工程に必要な２
   温度の均熱領域を有し、前記プレアニール工程と活性化
   熱処理を連続して実施できる化合物半導体素子の製造用
   熱処理装置。