JPH0361634B2 - - Google Patents
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- JPH0361634B2 JPH0361634B2 JP7018086A JP7018086A JPH0361634B2 JP H0361634 B2 JPH0361634 B2 JP H0361634B2 JP 7018086 A JP7018086 A JP 7018086A JP 7018086 A JP7018086 A JP 7018086A JP H0361634 B2 JPH0361634 B2 JP H0361634B2
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Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置特に半導体集積回路用単
結晶シリコン基板に関する。
結晶シリコン基板に関する。
（従来の技術）
半導体集積回路素子、特にMOS構造によつて
集積回路の構成要素が形成されている所謂
MOSICの始発半導体基板は、〈100〉結晶軸をも
つシリコン単結晶棒を主としてチヨクラルスキー
法で引き上げ、これを軸方向に直角に切断して円
形薄板に分割したのち、ラツピング、エツチン
グ、ポリツシングし、少なくとも一方の表面が鏡
面に仕上げられてウエーハとされる。しかして、
近年MOS構造ダイナミツクメモリは集積度が著
しく高くなり、そのメモリ回路を構成するトラン
ジスタメモリセルの電荷蓄積部の面積が縮小する
につれて、ソフトエラー対策が重要となつてきて
いる。また、CMOS構造のマイクロプロセツサ
ーなどにおいては、寄生トランジスタの形成によ
るラツチアツプ現象防止等のために、始発半導体
基板にエピタキシヤル構造をもつものが多用され
る傾向にある。
集積回路の構成要素が形成されている所謂
MOSICの始発半導体基板は、〈100〉結晶軸をも
つシリコン単結晶棒を主としてチヨクラルスキー
法で引き上げ、これを軸方向に直角に切断して円
形薄板に分割したのち、ラツピング、エツチン
グ、ポリツシングし、少なくとも一方の表面が鏡
面に仕上げられてウエーハとされる。しかして、
近年MOS構造ダイナミツクメモリは集積度が著
しく高くなり、そのメモリ回路を構成するトラン
ジスタメモリセルの電荷蓄積部の面積が縮小する
につれて、ソフトエラー対策が重要となつてきて
いる。また、CMOS構造のマイクロプロセツサ
ーなどにおいては、寄生トランジスタの形成によ
るラツチアツプ現象防止等のために、始発半導体
基板にエピタキシヤル構造をもつものが多用され
る傾向にある。
このようなMOSICまたはCMOSIC用の始発エ
ピタキシヤル半導体基板は、その結晶面の結晶方
位が〈100〉のシリコン単結晶であつて、ドーパ
ントにはｐ型としてボロン(B)、ｎ型としてアンチ
モン（Sb）またはヒ素（As）等が用いられ、低
抵抗率例えば0.001Ωcmであり、片面が機械的加
工歪のほとんどない完全平面例えばフラツトネス
で２〜3μｍの円形薄板とされ、この上に気相成
長法によつて下地単結晶シリコンと同一導電型
で、高抵抗率例えば10Ωcmの単結晶層を成長させ
て得られる。
ピタキシヤル半導体基板は、その結晶面の結晶方
位が〈100〉のシリコン単結晶であつて、ドーパ
ントにはｐ型としてボロン(B)、ｎ型としてアンチ
モン（Sb）またはヒ素（As）等が用いられ、低
抵抗率例えば0.001Ωcmであり、片面が機械的加
工歪のほとんどない完全平面例えばフラツトネス
で２〜3μｍの円形薄板とされ、この上に気相成
長法によつて下地単結晶シリコンと同一導電型
で、高抵抗率例えば10Ωcmの単結晶層を成長させ
て得られる。
（発明が解決しようとする問題点）
主表面の結晶方位が〈100〉方向からなるウエ
ーハは、通常そのオフアングルの傾け方向に指定
がなく、主表面に直角な法線の方向が〈100〉に
対し±１乃至2゜以下の傾斜になるように加工され
た後エピタキシヤル成長されるが、しばしば成長
面に微小な円状、楕円状あるいは一方向に尾を引
くロケツト状の凹みを生じる。これらの凹みは長
さが高々10μｍで、これに直角方向の幅は高々5μ
ｍ程度であるが、その凹みの深さはエピタキシヤ
ル成長面から最大１〜2μｍにも及ぶことがある。
この微小な凹みが円状または楕円状の先端とその
尾部から形成される場合、その長さ方向が個々の
ウエーハ内で一定の方向に揃つているのが特徴で
ある。この形状からしばしばこれをテイアドロツ
プと呼ぶことがある。かかる微小な凹み（以下テ
イアドロツプという）は、エピタキシヤル反応器
中に同時に気相成長された複数個のエピタキシヤ
ルウエーハに一様に発生せずに、エピタキシヤル
反応器中の下地単結晶ウエーハの位置によつて変
化し、また一枚の下地単結晶ウエーハ内の場所に
よつてその密度が変化する。テイアドロツプはそ
の発生が著しい場合には単位平方糎あたり100〜
200ケまたはそれ以上に及ぶことがあり、発生密
度が著しい場合にはエピタキシヤルウエーハ表面
は曇つて見え、鏡面から程遠い表面状態となる。
テイアドロツプは皆無であることが最も望ましい
が、エピタキシヤルウエーハ一枚あたり10ケ以下
の場合は、MOSICをつくる場合の収率にほとん
ど影響はない。しかしこれが多くなると問題とな
る。テイアドロツプがあると、ICパターンがそ
の部分で不鮮明になり、最近のように集積度が向
上し線幅が数μｍ、さらにはサブミクロンになる
を、一枚のウエーハから得られるICの良品収率
が大いに低下する。またテイアドロツプはその外
形からICパターンに影響するだけでなく、IC回
路のエレメントである例えばトランジスタがその
場所に形成された場合、拡散接合またはシリコン
とその酸化膜接合の電気特性にも悪影響があると
考えられる。
ーハは、通常そのオフアングルの傾け方向に指定
がなく、主表面に直角な法線の方向が〈100〉に
対し±１乃至2゜以下の傾斜になるように加工され
た後エピタキシヤル成長されるが、しばしば成長
面に微小な円状、楕円状あるいは一方向に尾を引
くロケツト状の凹みを生じる。これらの凹みは長
さが高々10μｍで、これに直角方向の幅は高々5μ
ｍ程度であるが、その凹みの深さはエピタキシヤ
ル成長面から最大１〜2μｍにも及ぶことがある。
この微小な凹みが円状または楕円状の先端とその
尾部から形成される場合、その長さ方向が個々の
ウエーハ内で一定の方向に揃つているのが特徴で
ある。この形状からしばしばこれをテイアドロツ
プと呼ぶことがある。かかる微小な凹み（以下テ
イアドロツプという）は、エピタキシヤル反応器
中に同時に気相成長された複数個のエピタキシヤ
ルウエーハに一様に発生せずに、エピタキシヤル
反応器中の下地単結晶ウエーハの位置によつて変
化し、また一枚の下地単結晶ウエーハ内の場所に
よつてその密度が変化する。テイアドロツプはそ
の発生が著しい場合には単位平方糎あたり100〜
200ケまたはそれ以上に及ぶことがあり、発生密
度が著しい場合にはエピタキシヤルウエーハ表面
は曇つて見え、鏡面から程遠い表面状態となる。
テイアドロツプは皆無であることが最も望ましい
が、エピタキシヤルウエーハ一枚あたり10ケ以下
の場合は、MOSICをつくる場合の収率にほとん
ど影響はない。しかしこれが多くなると問題とな
る。テイアドロツプがあると、ICパターンがそ
の部分で不鮮明になり、最近のように集積度が向
上し線幅が数μｍ、さらにはサブミクロンになる
を、一枚のウエーハから得られるICの良品収率
が大いに低下する。またテイアドロツプはその外
形からICパターンに影響するだけでなく、IC回
路のエレメントである例えばトランジスタがその
場所に形成された場合、拡散接合またはシリコン
とその酸化膜接合の電気特性にも悪影響があると
考えられる。
（発明の構成）
本発明者らは前記問題点に鑑み、種々検討した
結果、驚くべきことに、下地シリコン単結晶基板
の主表面を（100）面から特定の方向に一定の微
小な傾きをもつように調整することによつて、テ
イアドロツプの発生を防止できることを見出し本
発明に到達したものである。本発明の第１の発明
は、（100）面に近い主表面をもつシリコン単結晶
ウエーハであつて、該主表面が［100］軸に対し
［011］方向もしくは［０１１］方向に角度θ、
［01１］方向もしくは［０１１］方向に角度φだ
け傾斜し、該θ、φはつぎの数値範囲、 5′≦θ≦2゜、φ≦10′ または5′≦φ≦2゜、θ≦10′ にあることを特徴とする半導体装置用基板を、 第２の発明は、第１の発明の基板に、気相成長
法によりシリコン単結晶薄膜をエピタキシヤル成
長させて成ることを特徴とする半導体装置用基板
を要旨とするものである。
結果、驚くべきことに、下地シリコン単結晶基板
の主表面を（100）面から特定の方向に一定の微
小な傾きをもつように調整することによつて、テ
イアドロツプの発生を防止できることを見出し本
発明に到達したものである。本発明の第１の発明
は、（100）面に近い主表面をもつシリコン単結晶
ウエーハであつて、該主表面が［100］軸に対し
［011］方向もしくは［０１１］方向に角度θ、
［01１］方向もしくは［０１１］方向に角度φだ
け傾斜し、該θ、φはつぎの数値範囲、 5′≦θ≦2゜、φ≦10′ または5′≦φ≦2゜、θ≦10′ にあることを特徴とする半導体装置用基板を、 第２の発明は、第１の発明の基板に、気相成長
法によりシリコン単結晶薄膜をエピタキシヤル成
長させて成ることを特徴とする半導体装置用基板
を要旨とするものである。
つぎに本発明を添付の図面により詳しく説明す
る。
る。
本発明は前記のように、下地シリコン単結晶基
板の主表面を（100）面から特定の方向に一定の
微小な傾きをもつように調整するが、この場合の
基板の傾け方向および角度θ、φを第１図によつ
て説明する。
板の主表面を（100）面から特定の方向に一定の
微小な傾きをもつように調整するが、この場合の
基板の傾け方向および角度θ、φを第１図によつ
て説明する。
（100）面１上にＯ点を通り、各結晶軸［011］、
［０１１］、［01１］、［０１１］があり、さらに
（100）面上に直方体２が、その一つの頂点をＯ点
に置かれ、この頂点に集まる３辺を［011］、［01
１］、［100］軸に一致させて位置している。この
直方体の側面３，４の対角線OA，OBが［100］
軸となす角をθ，φとすると、Ｏ点を通る直方体
の対角線OCを法線とするウエーハ５は、主表面
が［100］軸に対して［011］方向に角度θだけ傾
斜し、［01１］方向に角度φだけ傾斜したもので
あるから、このθ，φを、 5′≦θ≦2゜、φ≦10′ または5′≦φ≦2゜、θ≦10′ の数値範囲に入るようにしたものが本発明の基板
である。
［０１１］、［01１］、［０１１］があり、さらに
（100）面上に直方体２が、その一つの頂点をＯ点
に置かれ、この頂点に集まる３辺を［011］、［01
１］、［100］軸に一致させて位置している。この
直方体の側面３，４の対角線OA，OBが［100］
軸となす角をθ，φとすると、Ｏ点を通る直方体
の対角線OCを法線とするウエーハ５は、主表面
が［100］軸に対して［011］方向に角度θだけ傾
斜し、［01１］方向に角度φだけ傾斜したもので
あるから、このθ，φを、 5′≦θ≦2゜、φ≦10′ または5′≦φ≦2゜、θ≦10′ の数値範囲に入るようにしたものが本発明の基板
である。
θ、φは［100］軸からそれぞれ［０１１］、
［０１１］軸方向に傾斜させてもよい。θ、φが
小さい場合、ウエーハ５は（100）面に近い主表
面をもつウエーハである。
［０１１］軸方向に傾斜させてもよい。θ、φが
小さい場合、ウエーハ５は（100）面に近い主表
面をもつウエーハである。
第２図は本発明の傾斜角θ、φの数値範囲を示
すもので、横軸に角度θ（［011］、［０１１］軸方
向への傾斜角）、縦軸に角度φ（［01１］、［０１１］
軸方向への傾斜角）をとり、縦横軸の交点から左
右に5′から2゜まで、上下に10′の範囲、および交点
から上下に5′から2゜まで、左右に10′の範囲が本発
明のθ、φの数値範囲である。したがつて第２図
で、中央の正方形部分６を除く斜線の入つた十字
形内の点により表されるθ、φのウエーハに、シ
リコン単結晶薄膜をエピタキシヤル成長させた基
板は、テイアドロツプが皆無であるかまたはウエ
ーハ一枚あたり10ケ以下で、IC回路用として優
れた基板となる。しかし第２図における斜線部以
外の部分にある点により表されるθ、φをもつウ
エーハでは、表面に多数のテイアドロツプを発生
し、IC回路を形成したときパターンが不鮮明と
なり、電気特性も劣化し信頼性の乏しい基板とな
る。
すもので、横軸に角度θ（［011］、［０１１］軸方
向への傾斜角）、縦軸に角度φ（［01１］、［０１１］
軸方向への傾斜角）をとり、縦横軸の交点から左
右に5′から2゜まで、上下に10′の範囲、および交点
から上下に5′から2゜まで、左右に10′の範囲が本発
明のθ、φの数値範囲である。したがつて第２図
で、中央の正方形部分６を除く斜線の入つた十字
形内の点により表されるθ、φのウエーハに、シ
リコン単結晶薄膜をエピタキシヤル成長させた基
板は、テイアドロツプが皆無であるかまたはウエ
ーハ一枚あたり10ケ以下で、IC回路用として優
れた基板となる。しかし第２図における斜線部以
外の部分にある点により表されるθ、φをもつウ
エーハでは、表面に多数のテイアドロツプを発生
し、IC回路を形成したときパターンが不鮮明と
なり、電気特性も劣化し信頼性の乏しい基板とな
る。
このように微小なオフアングルの（100）面近
傍に主表面をもつエピタキシヤルウエーハが、何
故テイアドロツプを発生しないかについて理論的
な解明はなされていないが、その発生原因追究の
過程で、エピタキシヤル反応器中における気相反
応工程では、初期の水素雰囲気中の、高温例えば
1000℃で30分程度の熱処理によつて、前記第１の
発明の数値範囲外の下地結晶表面に微小凹みの発
生があり、前記第１の発明の数値範囲内の場合に
は発生しないことを発見し、これがテイアドロツ
プ発生の原因解明に有力な手掛かりになることが
判明した。
傍に主表面をもつエピタキシヤルウエーハが、何
故テイアドロツプを発生しないかについて理論的
な解明はなされていないが、その発生原因追究の
過程で、エピタキシヤル反応器中における気相反
応工程では、初期の水素雰囲気中の、高温例えば
1000℃で30分程度の熱処理によつて、前記第１の
発明の数値範囲外の下地結晶表面に微小凹みの発
生があり、前記第１の発明の数値範囲内の場合に
は発生しないことを発見し、これがテイアドロツ
プ発生の原因解明に有力な手掛かりになることが
判明した。
第２の発明におけるエピタキシヤルシリコン基
板は、第１の発明でつくられた基板上に、シリコ
ン単結晶薄膜を気相成長させる方法でつくられ
る。例えば水素とトリクロロシランとの混合ガス
を1000〜1200℃に加熱されたシリコン単結晶基板
上に送入し、その熱分解乃至還元反応によつて、
前記基板上にシリコン単結晶を薄膜として形成さ
せる方法が採用される。
板は、第１の発明でつくられた基板上に、シリコ
ン単結晶薄膜を気相成長させる方法でつくられ
る。例えば水素とトリクロロシランとの混合ガス
を1000〜1200℃に加熱されたシリコン単結晶基板
上に送入し、その熱分解乃至還元反応によつて、
前記基板上にシリコン単結晶を薄膜として形成さ
せる方法が採用される。
つぎに実施例をあげるが、本発明はこれに限定
されるものではない。
されるものではない。
実施例 １
θ＝20′（［011］方向）、φ＝5′（［０１１］方向
）
となるよう傾けてスライスされた（100）面に近
い主表面をもつ、固有抵抗0.005〜0.02Ωcmのｐ
型シリコン単結晶基板を反応器に入れ、850℃で
15分間水素アニールした後、1150℃で１分間塩酸
エツチングし、その後水素・トリクロロシラン混
合ガスを供給し、1150℃で1.0μｍ／minの成長速
度で15分間エピタキシヤル成長させた結果、エピ
タキシヤル成長面にはテイアドロツプが認められ
なかつた。
）
となるよう傾けてスライスされた（100）面に近
い主表面をもつ、固有抵抗0.005〜0.02Ωcmのｐ
型シリコン単結晶基板を反応器に入れ、850℃で
15分間水素アニールした後、1150℃で１分間塩酸
エツチングし、その後水素・トリクロロシラン混
合ガスを供給し、1150℃で1.0μｍ／minの成長速
度で15分間エピタキシヤル成長させた結果、エピ
タキシヤル成長面にはテイアドロツプが認められ
なかつた。
実施例 ２
θ＝3′（［０１１］方向）、φ＝25′（［01１］方
向）となるよう傾けてスライスされた（100）面
に近い主表面をもつ、固有抵抗１〜２Ωcmのｎ型
シリコン単結晶基板を反応器に入れ、850℃で15
分間水素アニールした後、1150℃で90秒間塩酸エ
ツチングし、その後水素・トリクロロシラン混合
ガスを供給し、1150℃で1.0μｍ／minの成長速度
で10分間エピタキシヤル成長させた結果、エピタ
キシヤル成長面にはテイアドロツプが認められな
かつた。
向）となるよう傾けてスライスされた（100）面
に近い主表面をもつ、固有抵抗１〜２Ωcmのｎ型
シリコン単結晶基板を反応器に入れ、850℃で15
分間水素アニールした後、1150℃で90秒間塩酸エ
ツチングし、その後水素・トリクロロシラン混合
ガスを供給し、1150℃で1.0μｍ／minの成長速度
で10分間エピタキシヤル成長させた結果、エピタ
キシヤル成長面にはテイアドロツプが認められな
かつた。
比較例 １
θ＝20′（［011］方向）、φ＝20′（［０１１］方
向）となるよう傾けてスライスされた以外は、実
施例１と同じシリコン単結晶基板を同じ条件でエ
ピタキシヤル成長させたところ、該成長面にはテ
イアドロツプが103〜104／cm2の密度で発生した。
向）となるよう傾けてスライスされた以外は、実
施例１と同じシリコン単結晶基板を同じ条件でエ
ピタキシヤル成長させたところ、該成長面にはテ
イアドロツプが103〜104／cm2の密度で発生した。
比較例 ２
θ＝20′（［０１１］方向）、φ＝25′（［01１］方
向）となるよう傾けてスライスされた以外は、実
施例１と同じシリコン単結晶基板を同じ条件でエ
ピタキシヤル成長させたところ、該成長面にはテ
イアドロツプが103〜104／cm2の密度で発生した。
向）となるよう傾けてスライスされた以外は、実
施例１と同じシリコン単結晶基板を同じ条件でエ
ピタキシヤル成長させたところ、該成長面にはテ
イアドロツプが103〜104／cm2の密度で発生した。
（発明の効果）
本発明によれば、テイアドロツプは皆無となる
が高々10ケ以下となり、エピタキシヤル成長面が
きわめて平滑なものとなるので、ウエーハプロセ
ス中におけるエピタキシヤル成長後の面精度が著
しく向上し、エピタキシヤル工程の歩留まりが向
上した。さらに従来はエピタキシヤル成長後テイ
アドロツプにスタツキングフオールトがしばしば
観察されたが、これもテイアドロツプの消滅に伴
い皆無となつたことはもちろんである。デバイス
の高集積化に伴いますますデザインルールが厳し
く要求されているが、本発明によりテイアドロツ
プがなくなり、微細パターンの描画の精度が高ま
り、ひいてはMOSICの集積度が向上するという
効果が期待できる。
が高々10ケ以下となり、エピタキシヤル成長面が
きわめて平滑なものとなるので、ウエーハプロセ
ス中におけるエピタキシヤル成長後の面精度が著
しく向上し、エピタキシヤル工程の歩留まりが向
上した。さらに従来はエピタキシヤル成長後テイ
アドロツプにスタツキングフオールトがしばしば
観察されたが、これもテイアドロツプの消滅に伴
い皆無となつたことはもちろんである。デバイス
の高集積化に伴いますますデザインルールが厳し
く要求されているが、本発明によりテイアドロツ
プがなくなり、微細パターンの描画の精度が高ま
り、ひいてはMOSICの集積度が向上するという
効果が期待できる。
第１図は基板の結晶軸に対する傾き方向、角度
を示す説明用斜視図、第２図は本発明の基板の傾
斜角数値範囲を示す説明図である。 １……（100）面、２……直方体、３，４……
直方体の側面、５……ウエーハ、６……正方形部
分。
を示す説明用斜視図、第２図は本発明の基板の傾
斜角数値範囲を示す説明図である。 １……（100）面、２……直方体、３，４……
直方体の側面、５……ウエーハ、６……正方形部
分。
Claims (1)
- 【特許請求の範囲】 １ （100）面に近い主表面をもつシリコン単結
晶ウエーハであつて、該主表面が［100］軸に対
し［011］方向もしくは［０１１］方向に角度θ、
［01１］方向もしくは［０１１］方向に角度φだ
け傾斜し、該θ、φはつぎの数値範囲、 5′≦θ≦2゜、φ≦10′ または5′≦φ≦2゜、θ≦10′ にあることを特徴とする半導体装置用基板。 ２ （100）面に近い主表面をもつシリコン単結
晶ウエーハであつて、該主表面が［100］軸に対
し［011］方向もしくは［０１１］方向に角度θ、
［01１］方向もしくは［０１１］方向に角度φだ
け傾斜し、該θ、φはつぎの数値範囲、 5′≦θ≦2゜、φ≦10′ または5′≦φ≦2゜、θ≦10′ にある半導体装置用基板に、気相成長法によりシ
リコン単結晶薄膜をエピタキシヤル成長させて成
ることを特徴とする半導体装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7018086A JPS62226891A (ja) | 1986-03-28 | 1986-03-28 | 半導体装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7018086A JPS62226891A (ja) | 1986-03-28 | 1986-03-28 | 半導体装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226891A JPS62226891A (ja) | 1987-10-05 |
| JPH0361634B2 true JPH0361634B2 (ja) | 1991-09-20 |
Family
ID=13424067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7018086A Granted JPS62226891A (ja) | 1986-03-28 | 1986-03-28 | 半導体装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226891A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007088958A1 (ja) | 2006-02-02 | 2007-08-09 | Nippon Mining & Metals Co., Ltd. | 化合物半導体成長用基板およびエピタキシャル成長方法 |
| JP2014103333A (ja) * | 2012-11-22 | 2014-06-05 | Shin Etsu Handotai Co Ltd | シリコンウェーハの熱処理方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3910004B2 (ja) * | 2000-07-10 | 2007-04-25 | 忠弘 大見 | 半導体シリコン単結晶ウエーハ |
| JP3530114B2 (ja) | 2000-07-11 | 2004-05-24 | 忠弘 大見 | 単結晶の切断方法 |
| JP4089354B2 (ja) | 2002-08-30 | 2008-05-28 | 株式会社Ｓｕｍｃｏ | エピタキシャルウェーハとその製造方法 |
| JP4376505B2 (ja) * | 2002-10-30 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2004339003A (ja) * | 2003-05-15 | 2004-12-02 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法 |
| JP5544986B2 (ja) * | 2010-04-01 | 2014-07-09 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ |
| KR101323001B1 (ko) * | 2012-02-29 | 2013-10-29 | 주식회사 엘지실트론 | 이미지 센서 및 이의 제조 방법 |
| JP6474048B2 (ja) * | 2015-12-25 | 2019-02-27 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
| US11462409B2 (en) | 2016-08-10 | 2022-10-04 | Sumco Corporation | Epitaxial silicon wafer, and method for manufacturing epitaxial silicon wafer |
-
1986
- 1986-03-28 JP JP7018086A patent/JPS62226891A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007088958A1 (ja) | 2006-02-02 | 2007-08-09 | Nippon Mining & Metals Co., Ltd. | 化合物半導体成長用基板およびエピタキシャル成長方法 |
| JP2014103333A (ja) * | 2012-11-22 | 2014-06-05 | Shin Etsu Handotai Co Ltd | シリコンウェーハの熱処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62226891A (ja) | 1987-10-05 |
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