JPH034133B2 - - Google Patents
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- Publication number
- JPH034133B2 JPH034133B2 JP2900784A JP2900784A JPH034133B2 JP H034133 B2 JPH034133 B2 JP H034133B2 JP 2900784 A JP2900784 A JP 2900784A JP 2900784 A JP2900784 A JP 2900784A JP H034133 B2 JPH034133 B2 JP H034133B2
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- voltage
- terminal
- output
- pass filter
- Prior art date
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は変換回路に係り、特にパルス幅・アナ
ログ電圧変換回路に使用する変換回路に関するも
のである。
ログ電圧変換回路に使用する変換回路に関するも
のである。
(b) 従来技術と問題点
第１図はパルス幅・アナログ電圧変換回路の従
来例を示す図である。
来例を示す図である。
図中、１はエミツタカツプルドロジツク・ゲー
トを、２は低域ろ波器を、３は差動増幅器を、４
は可変抵抗器を、５は抵抗器を、６〜８は端子を
それぞれ示す。
トを、２は低域ろ波器を、３は差動増幅器を、４
は可変抵抗器を、５は抵抗器を、６〜８は端子を
それぞれ示す。
第１図に示す回路は次の様に動作する。即ち、
エミツタカツプルドロジツク・ゲート（以下
ECLゲートと省略）１の端子Ｑから情報によつ
てマーク率の変化したパルスが出力される。この
パルスは低域ろ波器２で変化したマーク率に比例
した直流分が取出され差動増幅器３の端子に加
えられる。
エミツタカツプルドロジツク・ゲート（以下
ECLゲートと省略）１の端子Ｑから情報によつ
てマーク率の変化したパルスが出力される。この
パルスは低域ろ波器２で変化したマーク率に比例
した直流分が取出され差動増幅器３の端子に加
えられる。
一方、端子７より直流電圧を可変抵抗器４で分
圧した直流電圧を基準直流電圧として差動増幅器
３の端子に加える。この基準直流電圧は例えば
端子Ｑからマーク率約50％のパルスが出力された
時に差動増幅器３の出力電圧が０になる値で、マ
ーク率が変化すれば０を中心にして上下に変化し
た直流電圧が得られる様にする。
圧した直流電圧を基準直流電圧として差動増幅器
３の端子に加える。この基準直流電圧は例えば
端子Ｑからマーク率約50％のパルスが出力された
時に差動増幅器３の出力電圧が０になる値で、マ
ーク率が変化すれば０を中心にして上下に変化し
た直流電圧が得られる様にする。
第２図はパルス・アナログ電圧変換回路の別の
実施例を示す。
実施例を示す。
１及び１０はECLゲートを、２及び１１は低
域ろ波器を、３は差動増幅器を、５及び１２は抵
抗器を、端子６，８及び１３は端子をそれぞれ示
す。
域ろ波器を、３は差動増幅器を、５及び１２は抵
抗器を、端子６，８及び１３は端子をそれぞれ示
す。
第２図の動作は次の様である。即ち、
ECLゲート１０の端子Ｑから常に出力されて
いるマーク率50％のパルスは低域ろ波器１１で直
流分が抽出されて基準直流電圧として差動増幅器
３の端子に加えられる。
いるマーク率50％のパルスは低域ろ波器１１で直
流分が抽出されて基準直流電圧として差動増幅器
３の端子に加えられる。
一方、ECLゲート１の端子Ｑからマーク率の
変化したパルスが低域ろ波器２を通つて差動増幅
器３の端子に加えられる。
変化したパルスが低域ろ波器２を通つて差動増幅
器３の端子に加えられる。
そこで、差動増幅器３の出力電圧は前記の様に
マーク率50％の点の出力電圧を中心として上下に
変化する事になる。
マーク率50％の点の出力電圧を中心として上下に
変化する事になる。
以上の説明はECLゲート１及び１０の出力電
圧のバラツキ及び周囲温度は一定としている。
圧のバラツキ及び周囲温度は一定としている。
しかし、ECLゲートの出力電圧は例えば１レ
ベルの時は約−1.65〜−1.85Vの間に、０レベル
の時は約−1.3V以下になつていればよいので、
出力電圧は或る幅を持つているし、又この値は温
度に依つて変化する。
ベルの時は約−1.65〜−1.85Vの間に、０レベル
の時は約−1.3V以下になつていればよいので、
出力電圧は或る幅を持つているし、又この値は温
度に依つて変化する。
この様な変動は第１図及び第２図の回路に次の
様に影響を与える。
様に影響を与える。
第１図の場合、ECLゲートが多数ある時は前
記の様にそれぞれのECLゲートの出力電圧は異
るので、基準直流電圧は可変抵抗器等で一つ一つ
設定しなければならない。又、温度補償は行つて
いないので差動増幅器の出力電圧が温度変化によ
り変動すると云う問題があつた。
記の様にそれぞれのECLゲートの出力電圧は異
るので、基準直流電圧は可変抵抗器等で一つ一つ
設定しなければならない。又、温度補償は行つて
いないので差動増幅器の出力電圧が温度変化によ
り変動すると云う問題があつた。
第２図の場合、差動増幅器３でECLゲート１
及び１０の出力電圧の差を取るので２つの出力電
圧の温度依存分は補償される。
及び１０の出力電圧の差を取るので２つの出力電
圧の温度依存分は補償される。
しかし、第１図の回路に比べてECLゲートの
数が２倍必要となる。しかも、ECLゲート１と
１０が別々になつているので各ECLゲートの出
力電圧のバラツキが発生し、又ECLゲート１と
１０の周囲温度が異なると温度補償が崩れるとい
う問題があつた。
数が２倍必要となる。しかも、ECLゲート１と
１０が別々になつているので各ECLゲートの出
力電圧のバラツキが発生し、又ECLゲート１と
１０の周囲温度が異なると温度補償が崩れるとい
う問題があつた。
(c) 発明の目的
本発明は上記従来技術の問題に鑑みなされたも
のであつて、パルス幅・アナログ電圧変換の際に
温度変動及び出力電圧のバラツキの影響の少ない
変換回路を提供する事を目的としている。
のであつて、パルス幅・アナログ電圧変換の際に
温度変動及び出力電圧のバラツキの影響の少ない
変換回路を提供する事を目的としている。
(d) 発明の構成
それぞれ低域路波器を通過したエミツタカツプ
ルドロジツク・ゲートの相補形出力電圧の平均電
圧を取出して差動増幅器の第１の端子に入力する
第１の手段と、該相補形出力電圧の何れか一つの
出力電圧を低域ろ波器を通して該差動増幅器の第
２の端子に入力する手段と、該差動増幅器の出力
端子から出力を取出す第３の手段とからなる事を
特徴とする変換回路を提供する事により達成され
る。
ルドロジツク・ゲートの相補形出力電圧の平均電
圧を取出して差動増幅器の第１の端子に入力する
第１の手段と、該相補形出力電圧の何れか一つの
出力電圧を低域ろ波器を通して該差動増幅器の第
２の端子に入力する手段と、該差動増幅器の出力
端子から出力を取出す第３の手段とからなる事を
特徴とする変換回路を提供する事により達成され
る。
(e) 発明の実施例
第３図は本発明の一実施例を示す図である。
図中、３は差動増幅器を、５，１２，２１〜２
７は抵抗器を、２０はECLゲートを、２８及び
２９をコンデンサを、２１は第１の手段を、２は
第２の手段をそれぞれ示す。
７は抵抗器を、２０はECLゲートを、２８及び
２９をコンデンサを、２１は第１の手段を、２は
第２の手段をそれぞれ示す。
第３図の動作は次の様である。
ECLゲート２０の端子Ｑ及びからマーク率
の変化する２つの相補形出力電圧の中点の電圧
を、抵抗器２１と２２及びコンデンサ２９で構成
された低域ろ波器から取出す。そして、この中点
の電圧を抵抗器２３及び２４を介して差動増幅器
３の端子に加える。
の変化する２つの相補形出力電圧の中点の電圧
を、抵抗器２１と２２及びコンデンサ２９で構成
された低域ろ波器から取出す。そして、この中点
の電圧を抵抗器２３及び２４を介して差動増幅器
３の端子に加える。
一方、端子Ｑまたはの何方か１つの端子（例
えばＱ）の出力電圧を抵抗器２６及びコンデンサ
２８からなる低域ろ波器に加えた事に依つて得ら
れた、マーク率に対応する直流電圧を差動増幅器
３の端子に入力する。そこで、入力された２つ
の直流電圧の差に対応する出力電圧を出力端子６
に取出す事ができる。
えばＱ）の出力電圧を抵抗器２６及びコンデンサ
２８からなる低域ろ波器に加えた事に依つて得ら
れた、マーク率に対応する直流電圧を差動増幅器
３の端子に入力する。そこで、入力された２つ
の直流電圧の差に対応する出力電圧を出力端子６
に取出す事ができる。
(f) 発明の効果
以上説明した様に本発明によれば、同一チツプ
上に形成された半導体素子は非常に類似した特性
を有する素子で、且つECLゲートが１→０又は
０→１の変化に対して相似性の良い波形を持つこ
とを利用して、端子Ｑ及びからの相補形出力電
圧の中点を取る事によりECLゲートのマーク率
50％の時の低域ろ波器の出力電圧に対応し、且つ
出力電圧のバラツキや温度変化に追従する基準直
流電圧を得て、これによりECLゲート出力電圧
のバラツキ及び温度特性を軽減する様にしている
ので、回路構成が簡単で且つ素子の数が少ない。
上に形成された半導体素子は非常に類似した特性
を有する素子で、且つECLゲートが１→０又は
０→１の変化に対して相似性の良い波形を持つこ
とを利用して、端子Ｑ及びからの相補形出力電
圧の中点を取る事によりECLゲートのマーク率
50％の時の低域ろ波器の出力電圧に対応し、且つ
出力電圧のバラツキや温度変化に追従する基準直
流電圧を得て、これによりECLゲート出力電圧
のバラツキ及び温度特性を軽減する様にしている
ので、回路構成が簡単で且つ素子の数が少ない。
又、抵抗器２１及び２２を精度よく作れば基準
直流電圧設定の為の調整は不要になる。
直流電圧設定の為の調整は不要になる。
第１図は変換回路の従来例を、第２図は変換回
路の別の従来例を、第３図は本発明の一実施例を
それぞれ示す。 図中、２０はECLゲートを、５，１２，２１
〜２７は抵抗器を、２８及び２９はコンデンサ
を、３は差動増幅器を、６，８及び１３をそれぞ
れ端子を示す。
路の別の従来例を、第３図は本発明の一実施例を
それぞれ示す。 図中、２０はECLゲートを、５，１２，２１
〜２７は抵抗器を、２８及び２９はコンデンサ
を、３は差動増幅器を、６，８及び１３をそれぞ
れ端子を示す。
Claims (1)
- １ それぞれ低域ろ波器を通過したエミツタカツ
プルドロジツク・ゲートの相補形出力電圧の平均
電圧を取出して差動増幅器の第１の端子に入力す
る第１の手段と、該相補形出力電圧の何れか１つ
の出力電圧を低域ろ波器を通して該差動増幅器の
第２の端子に入力する第２の手段と、該差動増幅
器の出力端子から出力を取出す第３の手段とから
なる事を特徴とする変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2900784A JPS60173922A (ja) | 1984-02-17 | 1984-02-17 | 変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2900784A JPS60173922A (ja) | 1984-02-17 | 1984-02-17 | 変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173922A JPS60173922A (ja) | 1985-09-07 |
| JPH034133B2 true JPH034133B2 (ja) | 1991-01-22 |
Family
ID=12264345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2900784A Granted JPS60173922A (ja) | 1984-02-17 | 1984-02-17 | 変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173922A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891535A (en) * | 1988-12-20 | 1990-01-02 | Tektronix, Inc. | Single supply ECL to CMOS converter |
| US6019475A (en) | 1994-09-30 | 2000-02-01 | Donnelly Corporation | Modular rearview mirror assembly including an electronic control module |
| US5659423A (en) * | 1994-09-30 | 1997-08-19 | Donnelly Corporation | Modular variable reflectance mirror assembly |
-
1984
- 1984-02-17 JP JP2900784A patent/JPS60173922A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60173922A (ja) | 1985-09-07 |
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