JPS59183514A - 可変利得差動増幅回路 - Google Patents
可変利得差動増幅回路Info
- Publication number
- JPS59183514A JPS59183514A JP5747983A JP5747983A JPS59183514A JP S59183514 A JPS59183514 A JP S59183514A JP 5747983 A JP5747983 A JP 5747983A JP 5747983 A JP5747983 A JP 5747983A JP S59183514 A JPS59183514 A JP S59183514A
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- JP
- Japan
- Prior art keywords
- differential pair
- gain
- differential
- current
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ぽ差動回路を用いた可変利得差動増幅回路に関す
る。
る。
従来可変利得増幅回路は個別部品で構成したり混成集積
回路で構成する例が多く、また集積回路としても小規模
のものしか笑現されていな力）った〇このため増幅回路
間の結合は交流結合（コンデンサやトランス）が多く採
用されていた。
回路で構成する例が多く、また集積回路としても小規模
のものしか笑現されていな力）った〇このため増幅回路
間の結合は交流結合（コンデンサやトランス）が多く採
用されていた。
最近集積回路の技術が進み、大規模回路が集積化できる
ようＶＣなっているが、コンデンサやトランスは集積化
が困難であり、従って従来の回路は大規模集積化Ｖｃは
不適当である。
ようＶＣなっているが、コンデンサやトランスは集積化
が困難であり、従って従来の回路は大規模集積化Ｖｃは
不適当である。
本発明はモノリシック大規模集積化に適し段間を直接結
合できる可変利得増幅回路を提供することを目的とする
。
合できる可変利得増幅回路を提供することを目的とする
。
また本発明は利得可変範囲を大きくでさる増幅回路を提
供することを目的とする。
供することを目的とする。
さら１／（また本発明は差動増幅回路に適用できる可変
利得増幅回路を提供することを目的とする。
利得増幅回路を提供することを目的とする。
本発明ＶＣ，ｃる差動増幅回路はトランジスタ対を含む
第１１第２および第３の差動対、第１お工ひ第２の負荷
抵抗、電流源および負帰還回路から少なくとも構成され
、第１の差動対の入力に信号電圧を与え、第２の差動対
の入力に負帰還回路の出力を与え、第３の差動対の入力
に利得制御信号を与え、電、流源の出力を第３の差動対
に与え、第３の差動対の一万の出力を第１の差動対に与
え、第３の差動対の他方の出カケ第２の差動対に与え。
第１１第２および第３の差動対、第１お工ひ第２の負荷
抵抗、電流源および負帰還回路から少なくとも構成され
、第１の差動対の入力に信号電圧を与え、第２の差動対
の入力に負帰還回路の出力を与え、第３の差動対の入力
に利得制御信号を与え、電、流源の出力を第３の差動対
に与え、第３の差動対の一万の出力を第１の差動対に与
え、第３の差動対の他方の出カケ第２の差動対に与え。
第１０差動対の一万の出力と第２の差動対の一万の出力
を第１の負荷抵抗に与え、第１の差動対の他方の出力と
第２の差動対の他方の出力を第２の負荷抵抗に与える回
路Ｓ成金有し、上記利得制御信号ヲ変化することｌ／Ｃ
，Ｃつて上記信号電圧が第１および第２の負荷抵抗に伝
達される利得を変化することを特徴とする０ 更に詳しく説明すれば利得制御信号ＶｃＶｃ工って制御
される第３の差動対ｖｃ工って電流源の電流を任意に分
流し、分流された二つの電流全それぞれ第１の差動対お
よび第２の差動対瓦与え、両者の利得を相反的に可変と
している。第１の差動対は信号電圧を増幅し、第２の差
動対に負帰還信号を増幅し、二つの差動対が負荷抵抗を
共有することによって両信号を加算している。したがっ
て本回路の総合利得Ａは第１Ｉ７）差動対の利得全ＡＩ
、第２の差動対の利得’Ｆｒ、 Ａ２ 、負帰還回路の
利得をβとすると次式で表わされる。
を第１の負荷抵抗に与え、第１の差動対の他方の出力と
第２の差動対の他方の出力を第２の負荷抵抗に与える回
路Ｓ成金有し、上記利得制御信号ヲ変化することｌ／Ｃ
，Ｃつて上記信号電圧が第１および第２の負荷抵抗に伝
達される利得を変化することを特徴とする０ 更に詳しく説明すれば利得制御信号ＶｃＶｃ工って制御
される第３の差動対ｖｃ工って電流源の電流を任意に分
流し、分流された二つの電流全それぞれ第１の差動対お
よび第２の差動対瓦与え、両者の利得を相反的に可変と
している。第１の差動対は信号電圧を増幅し、第２の差
動対に負帰還信号を増幅し、二つの差動対が負荷抵抗を
共有することによって両信号を加算している。したがっ
て本回路の総合利得Ａは第１Ｉ７）差動対の利得全ＡＩ
、第２の差動対の利得’Ｆｒ、 Ａ２ 、負帰還回路の
利得をβとすると次式で表わされる。
Ｉ
Ａ＝＋＋＋＋
１＋βＡ２
第１の差動対の電流を太きくシ、第２の差動対の電流を
少なくすればＡ１が増加しＡ２が減少して総合利得へは
増加する。反対に第１の差動対の電流を小さくシ、第２
の差動対の電流を大きくすればＡ１が減少しＡ２カ弗大
して総合利得ＡｒＪ減少する。従って利得制御信号Ｖｃ
によって総合利得Ａｉ副制御きる。
少なくすればＡ１が増加しＡ２が減少して総合利得へは
増加する。反対に第１の差動対の電流を小さくシ、第２
の差動対の電流を大きくすればＡ１が減少しＡ２カ弗大
して総合利得ＡｒＪ減少する。従って利得制御信号Ｖｃ
によって総合利得Ａｉ副制御きる。
次に図面ＶＣよって本発明の詳細な説明する。
第１図μ本発明ＩＣよる回路を構成するのに必要とする
回路要素の実施例を示す。第１図（ａ）および（ｂ）Ｈ
ｕ動対の例で６り、（ａ）Ｈ二つのトランジスタのみに
よって構成した例で、１０１お工び１０２が信号入力端
、１０３お工ひ１０４が出力端、１０５が電流入力端で
ある。（ｂ）Ｈ二つのトランジスタのエミッタを抵抗１
０９お工ひ１１０’に介して結合した差動対の例であり
、入出力端Ｕ （ａ）の場合と全く同じである。尚両側
共にＮＰＮ ）ランジスタで構成しているがＰＮＰ ト
ランジスタ或はその他の能動素子でも構成可能である。
回路要素の実施例を示す。第１図（ａ）および（ｂ）Ｈ
ｕ動対の例で６り、（ａ）Ｈ二つのトランジスタのみに
よって構成した例で、１０１お工び１０２が信号入力端
、１０３お工ひ１０４が出力端、１０５が電流入力端で
ある。（ｂ）Ｈ二つのトランジスタのエミッタを抵抗１
０９お工ひ１１０’に介して結合した差動対の例であり
、入出力端Ｕ （ａ）の場合と全く同じである。尚両側
共にＮＰＮ ）ランジスタで構成しているがＰＮＰ ト
ランジスタ或はその他の能動素子でも構成可能である。
第１図（Ｃ）お工ひ（ｄ）に電流源の実施例である。（
Ｃ）でにトランジスタ１１２、抵抗１１３お工ひダイオ
ード１１４から構成てれた電流源の構成例であり周知の
回路である（参考文献；中沢他訳アナログ集積回路近代
科学社）また（ｄ）に抵抗１１５のみで構成した電流源
の例でＩＣ）の場合より性能に劣るが十分実用になるも
のである。第１図（ｅ）ぼ負荷抵抗の例であり、単純に
抵抗１１７［よって構成されている。抵抗１１７の一端
μ電源Ｖｃｃ ＶＣ接続している０第１図（ｆ）は負帰
還回路の実施例を示す０１１８ｒＸ、入力端、１１９に
出力端であり、トランジスタ１１２および抵抗１２３は
エミッタフォロアを形成し、抵抗１２１お工び抵抗１２
２に減衰回路を形成する。抵抗１２１の一端ハ電源ＶＢ
＋Ｃ接続しているがこれに抵抗１２１に直流電流？流さ
ないようにする目的をもっている。この負帰還回路の利
得βμエミッタ７オロアの利得を１とすれば抵抗１２１
お工ひ１２２の値で決り次式となる。
Ｃ）でにトランジスタ１１２、抵抗１１３お工ひダイオ
ード１１４から構成てれた電流源の構成例であり周知の
回路である（参考文献；中沢他訳アナログ集積回路近代
科学社）また（ｄ）に抵抗１１５のみで構成した電流源
の例でＩＣ）の場合より性能に劣るが十分実用になるも
のである。第１図（ｅ）ぼ負荷抵抗の例であり、単純に
抵抗１１７［よって構成されている。抵抗１１７の一端
μ電源Ｖｃｃ ＶＣ接続している０第１図（ｆ）は負帰
還回路の実施例を示す０１１８ｒＸ、入力端、１１９に
出力端であり、トランジスタ１１２および抵抗１２３は
エミッタフォロアを形成し、抵抗１２１お工び抵抗１２
２に減衰回路を形成する。抵抗１２１の一端ハ電源ＶＢ
＋Ｃ接続しているがこれに抵抗１２１に直流電流？流さ
ないようにする目的をもっている。この負帰還回路の利
得βμエミッタ７オロアの利得を１とすれば抵抗１２１
お工ひ１２２の値で決り次式となる。
Ｏ
但しＲ１は抵抗１２１の値、ＲＯｉ抵抗１２２の値であ
るＯ 第２図に本発明による回路の一実施例を示す０第１．第
２および第３の差動対２０１，２０２お工び２０３．第
１および第２の負荷抵抗２０４お工び２０５電流源２０
６．負帰還回路２０７が含まれる。信号電圧Ｖ、は端子
２０８，２０９から第１の差動対２０１１Ｃ入力される
。利得制御信号ＶＯは端子２１０，２１１から第３の差
動対２０３Ｖｃ入力される。負帰還回路２０７の出力は
端子２１６゜２１７から第２の差動対に入力される。不
回路の出力電圧は負帰還回路２０７のエバツタフォロア
から端子２１２，２１３にエフとりだされている。
るＯ 第２図に本発明による回路の一実施例を示す０第１．第
２および第３の差動対２０１，２０２お工び２０３．第
１および第２の負荷抵抗２０４お工び２０５電流源２０
６．負帰還回路２０７が含まれる。信号電圧Ｖ、は端子
２０８，２０９から第１の差動対２０１１Ｃ入力される
。利得制御信号ＶＯは端子２１０，２１１から第３の差
動対２０３Ｖｃ入力される。負帰還回路２０７の出力は
端子２１６゜２１７から第２の差動対に入力される。不
回路の出力電圧は負帰還回路２０７のエバツタフォロア
から端子２１２，２１３にエフとりだされている。
電流源２０６の出力電流工０μ利得制御信号Ｖ□ｉＣよ
って制御きれる第３の差動対２０３ｖｃ工って二つに分
流され出力２１４お工び２１５となる。出力２１４の電
流Ｉ】、出力２１５の電流をｈ（但し１１＋ｌ２＝ＩＯ
）とすると と表わされる。但しＶｒｌ’ｌ熱篭圧で常温で約２６ｍ
Ｖである（参考文献；前掲）。これらの電流によって駆
動される第１の差動対２０１および記２の差動対２０２
の利得ＡｌおよびＡ２１’ｌ−それぞれ次式で表わされ
る。
って制御きれる第３の差動対２０３ｖｃ工って二つに分
流され出力２１４お工び２１５となる。出力２１４の電
流Ｉ】、出力２１５の電流をｈ（但し１１＋ｌ２＝ＩＯ
）とすると と表わされる。但しＶｒｌ’ｌ熱篭圧で常温で約２６ｍ
Ｖである（参考文献；前掲）。これらの電流によって駆
動される第１の差動対２０１および記２の差動対２０２
の利得ＡｌおよびＡ２１’ｌ−それぞれ次式で表わされ
る。
但しＲｏは第１および第２の負荷抵抗の値（等しいとす
る）でろりｈ ＲＢｌは第１の差動対のエミッタ側の抵
抗の値、 ＩｔＪｉｉ２１７第２の差動対のエミッタ
側の抵抗の値でるる。従って総合利得Ａｌ’１次式とな
るＯＲ，。
る）でろりｈ ＲＢｌは第１の差動対のエミッタ側の抵
抗の値、 ＩｔＪｉｉ２１７第２の差動対のエミッタ
側の抵抗の値でるる。従って総合利得Ａｌ’１次式とな
るＯＲ，。
■】と工２は利得制御信号Ｖ（、Ｖｒ−よって任意に制
御できるので総合利得へを制御できる。
御できるので総合利得へを制御できる。
具体的設計例として最大利得Ａｍａｘ ＝Ｉ Ｑ 、最
小利得Ａｍｉ ｎ ＝ ２が要求されている場合を考え
る。
小利得Ａｍｉ ｎ ＝ ２が要求されている場合を考え
る。
最大利得Ａｍａ ｘは利得制御信号■ｃが最大のときす
なわちＶ□＝ ０．５ ｖ位で第３の差動対の一万の出
力１１が最大（Ｉｏ）となり他方の出力■２が最Ｊ直０
）となる場合とすれば次式となる。
なわちＶ□＝ ０．５ ｖ位で第３の差動対の一万の出
力１１が最大（Ｉｏ）となり他方の出力■２が最Ｊ直０
）となる場合とすれば次式となる。
Ｈ・Ｏ
０
Ｉｏ＝ ２ ｍＡ、 Ｒ□ ＝ ５００Ω とすれば几
Ｅｌ ＝ ２４Ωとなる。
Ｅｌ ＝ ２４Ωとなる。
次ｖｃ最小利得Ａ＋ｎｉｎは利得制御信号■ｏが０のと
き、すなわち第３の差動対の二つの出力■１と■２がβ
＝１／２とすればＲＢ２＝ ３８５０となる。以上の定
数によって回路を構成すれば利得制御電圧ｖｏをＯｖか
ら＋０．５ｖ程度まで変化することｉｃよって総合利得
へは２倍から１０倍まで変化できる。尚上述の実施例で
に第１．第２および纂３の差動対の入力に与える信号電
圧、負帰還回路の出力信号および利得制御信号を平衡信
号として与えているが、不平衡信号として与えることも
可能である。
き、すなわち第３の差動対の二つの出力■１と■２がβ
＝１／２とすればＲＢ２＝ ３８５０となる。以上の定
数によって回路を構成すれば利得制御電圧ｖｏをＯｖか
ら＋０．５ｖ程度まで変化することｉｃよって総合利得
へは２倍から１０倍まで変化できる。尚上述の実施例で
に第１．第２および纂３の差動対の入力に与える信号電
圧、負帰還回路の出力信号および利得制御信号を平衡信
号として与えているが、不平衡信号として与えることも
可能である。
この場合ＩＣ１）それぞれの差動対の一万の入力ＶＣ信
号を与え他方の入力に適轟々基準バイアス電圧を与えれ
ばよい。
号を与え他方の入力に適轟々基準バイアス電圧を与えれ
ばよい。
本発明に、【る可変利得差動増幅回路μ次の特長かめる
。
。
（１） 差動型であるため良好ム船４および安定動作
が得られる。
が得られる。
（２）負帰還ｒｃ工って利得を制御しているので良好な
周波数特性が得られる。
周波数特性が得られる。
（３） 差′＠河を効果的に利用したためオリ得制御
によって出力電圧の直流レベルが変化しない。したがっ
て多段直流結合が可能でるり肩集積化Ｉ／Ｌ遇す。
によって出力電圧の直流レベルが変化しない。したがっ
て多段直流結合が可能でるり肩集積化Ｉ／Ｌ遇す。
第１図μ本発明による回路を構成するための回路要素の
実流例全示し、第２図は本発明ＶＣよる回路の一実施例
を示す。 ２０ｉ、２０２，２０３；差動３’Ｊ’、 ２０４，
２０５；負荷抵抗、２０６；電流源、２ｏ７；負帰還回
路 ／θ３ ／θ４ （０，） ｃｃ １７ ｉ 第１閃 ！０．３ １０４ ｃｂ） 壽 （ｄ） Ｖ、。 （ｆ）
実流例全示し、第２図は本発明ＶＣよる回路の一実施例
を示す。 ２０ｉ、２０２，２０３；差動３’Ｊ’、 ２０４，
２０５；負荷抵抗、２０６；電流源、２ｏ７；負帰還回
路 ／θ３ ／θ４ （０，） ｃｃ １７ ｉ 第１閃 ！０．３ １０４ ｃｂ） 壽 （ｄ） Ｖ、。 （ｆ）
Claims (1)
- トランジスタ対？含む第１．第２および第３の差動対、
第１および第２の負荷抵抗、電流源および負帰還回路力
）ら少なくとも構成され、第１の差動対の入力に信号電
圧を与え、第２の差動対の入力に負帰還回路の出力を与
え、第３の差動対の入力に利得制御信号を与え１電流源
の出力を第３の差動対に与え、第３の差動対の一万の出
力全果１の差動対に与え、第３の差動対の他方の出力を
第２の差動対に与え、第１の差動対の一万の出力と第２
の差動対の一万の出力を第１の負荷抵抗に与え、第１の
差動対の他方の出力と第２０差動対の他方の出力を第２
の負荷抵抗に与える回路構成を有し、上記利得制御信号
を変化することによって上記信号市、圧が第１および第
２の負荷抵抗に伝達される利得を変化すること全特徴と
する可変利得差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5747983A JPS59183514A (ja) | 1983-04-01 | 1983-04-01 | 可変利得差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5747983A JPS59183514A (ja) | 1983-04-01 | 1983-04-01 | 可変利得差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183514A true JPS59183514A (ja) | 1984-10-18 |
| JPH0320086B2 JPH0320086B2 (ja) | 1991-03-18 |
Family
ID=13056842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5747983A Granted JPS59183514A (ja) | 1983-04-01 | 1983-04-01 | 可変利得差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183514A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0340719A2 (en) * | 1988-05-02 | 1989-11-08 | Kabushiki Kaisha Toshiba | Amplifier circuit |
| JPH0647585A (ja) * | 1993-07-19 | 1994-02-22 | Taisei Corp | 鉄筋類の開先合わせ治具 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514911A (ja) * | 1974-07-02 | 1976-01-16 | Tokyo Shibaura Electric Co | Zatsuonjokyokairo |
-
1983
- 1983-04-01 JP JP5747983A patent/JPS59183514A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514911A (ja) * | 1974-07-02 | 1976-01-16 | Tokyo Shibaura Electric Co | Zatsuonjokyokairo |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0340719A2 (en) * | 1988-05-02 | 1989-11-08 | Kabushiki Kaisha Toshiba | Amplifier circuit |
| US4929908A (en) * | 1988-05-02 | 1990-05-29 | Kubushiki Kaisha Toshiba | Gain controllable amplifier circuit |
| JPH0647585A (ja) * | 1993-07-19 | 1994-02-22 | Taisei Corp | 鉄筋類の開先合わせ治具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320086B2 (ja) | 1991-03-18 |
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