JPH03132028A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03132028A JPH03132028A JP27061289A JP27061289A JPH03132028A JP H03132028 A JPH03132028 A JP H03132028A JP 27061289 A JP27061289 A JP 27061289A JP 27061289 A JP27061289 A JP 27061289A JP H03132028 A JPH03132028 A JP H03132028A
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- Pending
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、多層配線構造を有する半導体装置の表面形状
の平坦化が図れる製造方法に関する。
の平坦化が図れる製造方法に関する。
（ロ）従来の技術
高集積化、高速化に伴いパターンの微細化や配線の多層
化が望まれる半導体装置に於いては、急峻な段差の緩和
、即ち、装置の表面形状の平坦化が図られ、層間絶縁膜
の耐圧低下や配線の断線が防止されている。このような
平坦化技術のひとつに、ニップバック法がある。エッチ
バック法は、凹凸を成す絶縁膜上にホトレジストを塗布
して表面を平坦にし、このホトレジストをエッチバック
に依って均一にエツチングすることで、レジストの表面
形状を絶縁膜に転写するもので、平坦なレジストの表面
に従って絶縁膜表面が平坦化される。
化が望まれる半導体装置に於いては、急峻な段差の緩和
、即ち、装置の表面形状の平坦化が図られ、層間絶縁膜
の耐圧低下や配線の断線が防止されている。このような
平坦化技術のひとつに、ニップバック法がある。エッチ
バック法は、凹凸を成す絶縁膜上にホトレジストを塗布
して表面を平坦にし、このホトレジストをエッチバック
に依って均一にエツチングすることで、レジストの表面
形状を絶縁膜に転写するもので、平坦なレジストの表面
に従って絶縁膜表面が平坦化される。
第２図は、エッチバック法を用いた従来の半導体装置の
製造方法を示す工程順断面図である。
製造方法を示す工程順断面図である。
先ず、各種素子が形成され、絶縁膜で被覆されたシリコ
ン（Ｓｉ ）基板（１）上に、各素子間を接続するアル
ミニウム（Ａｆｆｉ）配線（２）を形成しく第２図ａ、
）、続いて、Ａｆｆｉ配線（２）を覆って居間絶縁膜と
なるシリコン酸化（ＳｉＯｘ）膜（３）を形成する（第
２図す、）。続いて、Ｓｉｎ、膜（３）上にホトレジス
トを塗布して表面の平坦なレジスト膜（４）を形成する
（第２図Ｃ，）。さらに、反応性イオンエツチング（Ｒ
ＩＥ）に依ってレジスト膜（４）表面をエッチバックし
てレジスト膜（４）を除去する。このとき、ＡＮ配線（
２）上のＳｉｎ、膜（３）も、レジスト膜〈４）と同時
に除去され、レジスト膜（４）を完全に除去したときに
は、表面が平坦になっている（第２図ｄ、）。即ち、エ
ッチバックを行うＲＩＥの条件設定に依ってレジスト膜
（４）とＳｉｎ、膜（３）とのエツチング速度を一致さ
せておき、レジスト膜（４）ノエッチングが５ｉｄｅ膜
（３）まで達したとしても５１０ｍ膜（３）はレジスト
膜（４〉と同様にエツチングされ、レジスト膜（４）の
表面形状が５１０．膜（３）に転写される。そして、再
びＳｉｎ、膜（５）を形成しく第２図ｅ、）、居間絶縁
膜とする。
ン（Ｓｉ ）基板（１）上に、各素子間を接続するアル
ミニウム（Ａｆｆｉ）配線（２）を形成しく第２図ａ、
）、続いて、Ａｆｆｉ配線（２）を覆って居間絶縁膜と
なるシリコン酸化（ＳｉＯｘ）膜（３）を形成する（第
２図す、）。続いて、Ｓｉｎ、膜（３）上にホトレジス
トを塗布して表面の平坦なレジスト膜（４）を形成する
（第２図Ｃ，）。さらに、反応性イオンエツチング（Ｒ
ＩＥ）に依ってレジスト膜（４）表面をエッチバックし
てレジスト膜（４）を除去する。このとき、ＡＮ配線（
２）上のＳｉｎ、膜（３）も、レジスト膜〈４）と同時
に除去され、レジスト膜（４）を完全に除去したときに
は、表面が平坦になっている（第２図ｄ、）。即ち、エ
ッチバックを行うＲＩＥの条件設定に依ってレジスト膜
（４）とＳｉｎ、膜（３）とのエツチング速度を一致さ
せておき、レジスト膜（４）ノエッチングが５ｉｄｅ膜
（３）まで達したとしても５１０ｍ膜（３）はレジスト
膜（４〉と同様にエツチングされ、レジスト膜（４）の
表面形状が５１０．膜（３）に転写される。そして、再
びＳｉｎ、膜（５）を形成しく第２図ｅ、）、居間絶縁
膜とする。
このような半導体装置の製造方法に依ると、Ａｌ配ｆｉ
（２）で形成される段差が緩和されて層間絶縁膜表面が
平坦化され、次に形成する配線の断線防止や耐圧向上が
図れる。
（２）で形成される段差が緩和されて層間絶縁膜表面が
平坦化され、次に形成する配線の断線防止や耐圧向上が
図れる。
（八）発明が解決しようとする課題
しかしながら、上述の如き製造方法に於いて、微細化が
さらに進んでＡｆ！配線（２）の間隔が狭くなると、第
２図す、に示ず如＜Ａｊ２配線（２）ＬにＳｉｎ。
さらに進んでＡｆ！配線（２）の間隔が狭くなると、第
２図す、に示ず如＜Ａｊ２配線（２）ＬにＳｉｎ。
膜（３）ヲ形成すル際、Ｓｉｎ、膜（３）がＡｅ配線（
２）間に十分に形成されず、第３図に示す如（Ｓｉｎ、
膜（３）内に僅かな間隔（６）が生じる虞れがある。こ
のため、層間絶縁膜の破壊や耐圧の低下を招くことにな
り、半導体装置の信頼性が低下する。
２）間に十分に形成されず、第３図に示す如（Ｓｉｎ、
膜（３）内に僅かな間隔（６）が生じる虞れがある。こ
のため、層間絶縁膜の破壊や耐圧の低下を招くことにな
り、半導体装置の信頼性が低下する。
そこで本発明は、半導体装置の層間絶縁膜の破壊や耐圧
の低下を防止できる半導体装置の製造方法を提供するこ
とを目的とする。
の低下を防止できる半導体装置の製造方法を提供するこ
とを目的とする。
（ニ）課題を解決するための手段
本発明は、上述の課題を解決するためになされたもので
、半導体基板上に第１の絶縁膜を形成し、この第１の絶
縁膜を所望のパターンにエツチングして除去する工程と
、パターン形成された上記第１の絶縁膜を覆って導電膜
を形成する工程と、この導電膜上にレジストを塗布して
表面の平坦なレジスト膜を形成する工程と、このレジス
ト膜及び上記導電膜を上記第１の絶縁膜が露出するまで
エツチングして除去する工程と、上記導電膜を覆って第
２の絶縁膜を形成する工程と、を有することを特徴とし
ている。
、半導体基板上に第１の絶縁膜を形成し、この第１の絶
縁膜を所望のパターンにエツチングして除去する工程と
、パターン形成された上記第１の絶縁膜を覆って導電膜
を形成する工程と、この導電膜上にレジストを塗布して
表面の平坦なレジスト膜を形成する工程と、このレジス
ト膜及び上記導電膜を上記第１の絶縁膜が露出するまで
エツチングして除去する工程と、上記導電膜を覆って第
２の絶縁膜を形成する工程と、を有することを特徴とし
ている。
（ホ〉作用
本発明に依れば、配線間の絶縁膜を予め形成し、その後
に配線を形成することで、配線の間隔が狭くなった場合
でも配線間の絶縁膜の膜厚が均一となり、配線の間隔に
拘わらず良好な層間絶縁膜が得られる。
に配線を形成することで、配線の間隔が狭くなった場合
でも配線間の絶縁膜の膜厚が均一となり、配線の間隔に
拘わらず良好な層間絶縁膜が得られる。
（へ）実施例
本発明の一実施例を図面に従って説明する。
第１図は、本発明の半導体装置の製造方法を示す工程順
断面図である。
断面図である。
先？’、Ｓｉ基板（１０）上に層間絶縁膜となるＳｉｎ
、膜（１１）を形成し、後に配線を形成する部分のみの
Ｓｉｏ、膜（１１）をエツチングに依り除去して所望の
配線パターンに応じた凹所（１２）を形成する（第１図
ａ、）。続いて、凹所（１２）を埋めるようにして配線
となるＡｌ膜（１３）を形成しく第１図す、）、さらに
Ａｆｆｉ膜（１３）上にホトレジストを塗布して表面の
平坦なレジスト膜（１４）を形成する（第１図Ｃ９）。
、膜（１１）を形成し、後に配線を形成する部分のみの
Ｓｉｏ、膜（１１）をエツチングに依り除去して所望の
配線パターンに応じた凹所（１２）を形成する（第１図
ａ、）。続いて、凹所（１２）を埋めるようにして配線
となるＡｌ膜（１３）を形成しく第１図す、）、さらに
Ａｆｆｉ膜（１３）上にホトレジストを塗布して表面の
平坦なレジスト膜（１４）を形成する（第１図Ｃ９）。
この後、ＲＩＥに依ってレジスト膜（１４）表面をエッ
チバックしてレジスト膜（１４）及びＡｌ膜（１３）の
一部を除去する。このとき、ＲＩＥのエツチング条件を
レジスト膜（１４）とＡｌ膜（１３）とのエツチング速
度が等しくなるように設定しておき、レジスト膜（１４
）のエツチングが進んでＡｌ膜（１３）に達したとき、
Ａｌ膜（１３）もレジスト膜（１４）と同様にエツチン
グすることに依り、レジスト膜（１４）表面の形状をそ
のままＡｌ膜（１３）に転写する。そしＩＡＮ膜（１３
）の表面が平坦なままエツチングして５ｉＯ１膜（１１
）を露出させる（第１図ｄ、）。５ｚＯｔ膜（１１）が
露出されると、ＡＩ２膜（１３）はＳｉｎ、膜（１１）
の凹所（１２〉に応じた形状になり、Ａｊ２配線（１５
）となる。さらに５ｉ０ｚ膜（１６）をｌ配線（１５〉
を覆うように形成し、層間絶縁膜を構成する（第１図ｅ
、）。
チバックしてレジスト膜（１４）及びＡｌ膜（１３）の
一部を除去する。このとき、ＲＩＥのエツチング条件を
レジスト膜（１４）とＡｌ膜（１３）とのエツチング速
度が等しくなるように設定しておき、レジスト膜（１４
）のエツチングが進んでＡｌ膜（１３）に達したとき、
Ａｌ膜（１３）もレジスト膜（１４）と同様にエツチン
グすることに依り、レジスト膜（１４）表面の形状をそ
のままＡｌ膜（１３）に転写する。そしＩＡＮ膜（１３
）の表面が平坦なままエツチングして５ｉＯ１膜（１１
）を露出させる（第１図ｄ、）。５ｚＯｔ膜（１１）が
露出されると、ＡＩ２膜（１３）はＳｉｎ、膜（１１）
の凹所（１２〉に応じた形状になり、Ａｊ２配線（１５
）となる。さらに５ｉ０ｚ膜（１６）をｌ配線（１５〉
を覆うように形成し、層間絶縁膜を構成する（第１図ｅ
、）。
このような半導体装置の製造方法に依れは、Ａ！配線（
１５）の間に形成されるＳｉ帆膜（１１）に不要な間隙
が生じることはなく、良好な絶縁膜を得ることができる
。
１５）の間に形成されるＳｉ帆膜（１１）に不要な間隙
が生じることはなく、良好な絶縁膜を得ることができる
。
尚、本実施例に於いては、層間絶縁膜に５ｉ０ｚを用い
た場合を例示したが、この他にシリコン窒化Ｈり（５１
３Ｎ４）やＰＳＧ、ＢＰＳＧ等を用いることもできる。
た場合を例示したが、この他にシリコン窒化Ｈり（５１
３Ｎ４）やＰＳＧ、ＢＰＳＧ等を用いることもできる。
このとき、エッチハックを行うときのＲＩＥの条件は、
レジスト膜（１４）とへ！膜（１３）とのエツチング速
度が一致するように設定すれば良く、層間絶縁膜の材質
が変更になったとしても、ＲＩＥの条件を特に変更する
必要はない。
レジスト膜（１４）とへ！膜（１３）とのエツチング速
度が一致するように設定すれば良く、層間絶縁膜の材質
が変更になったとしても、ＲＩＥの条件を特に変更する
必要はない。
（ト〉発明の効果
本発明に依れば、居間絶縁膜の劣化、破壊や耐圧の低下
を防止できるため、半導体装置の信頼性を向」ニするこ
とができる。
を防止できるため、半導体装置の信頼性を向」ニするこ
とができる。
また、第１図ａ、乃至ｅ、に示す各工程自体は、従来の
製造工程と変わりなく、特別の工程は必要としないため
、製造工程の煩雑化はない。
製造工程と変わりなく、特別の工程は必要としないため
、製造工程の煩雑化はない。
第１図は本発明の半導体装置の製造方法を示す工程順断
面図、第２図は従来の半導体装置の製造方法を示す工程
順断面図、第３図は層間絶縁膜が形成された状態を示す
断面図である。
面図、第２図は従来の半導体装置の製造方法を示す工程
順断面図、第３図は層間絶縁膜が形成された状態を示す
断面図である。
Claims (2)
- （１）半導体基板上に第１の絶縁膜を形成し、この第１
の絶縁膜を所望のパターンにエッチングして除去する工
程と、 パターン形成された上記第１の絶縁膜を覆って導電膜を
形成する工程と、 この導電膜上にレジストを塗布して表面の平坦なレジス
ト膜を形成する工程と、 このレジスト膜及び上記導電膜を上記第１の絶縁膜が露
出するまでエッチングして除去する工程と、 上記導電膜を覆って第２の絶縁膜を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - （２）上記レジスト膜と上記導電膜とを等しい速度でエ
ッチングすることを特徴とする請求項第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27061289A JPH03132028A (ja) | 1989-10-18 | 1989-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27061289A JPH03132028A (ja) | 1989-10-18 | 1989-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132028A true JPH03132028A (ja) | 1991-06-05 |
Family
ID=17488515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27061289A Pending JPH03132028A (ja) | 1989-10-18 | 1989-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653189A (ja) * | 1992-07-31 | 1994-02-25 | Oki Electric Ind Co Ltd | 成膜層の平坦化方法 |
-
1989
- 1989-10-18 JP JP27061289A patent/JPH03132028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653189A (ja) * | 1992-07-31 | 1994-02-25 | Oki Electric Ind Co Ltd | 成膜層の平坦化方法 |
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