JPH03129879A - 過電圧保護機能付半導体装置及びその製造方法 - Google Patents

過電圧保護機能付半導体装置及びその製造方法

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JPH03129879A JP1268783A JP26878389A JPH03129879A JP H03129879 A JPH03129879 A JP H03129879A JP 1268783 A JP1268783 A JP 1268783A JP 26878389 A JP26878389 A JP 26878389A JP H03129879 A JPH03129879 A JP H03129879A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、過電圧保護機能付半導体装置とその製造方法
とに関するもので、特に高電圧を取り扱う電力用サイリ
スタやＩＧＢＴ等の過電圧保護機構のブレークオーバ電
圧値を精度よく実現できる半導体装置とその製造方法に
係るものである。
（従来の技術） 大容量の高電圧変換用半導体装置は、使用中定格電圧の
数倍にもおよぶ過電圧が印加され、半導体装置が破壊さ
れることがしばしばある。　このため過電圧保護機能を
内蔵する半導体装置が開発されている。　この従来技術
について、過電圧保護機能付のサイリスタを例に上げ説
明する。　過電圧保護機構は、パンチスルー型とアバラ
ンシェ型とに大別される。
パンチスルー型過電圧保護機能付サイリスタについては
、例えば文献ｒ　Ｌａ５ｅｒ　Ｔｒｉｎｎｉｎｇ　ｏｆ
　Ｔｈｙｒｉｓｔｏｒｓ、　ＩＥＥＥ　ＰＥ５Ｃ、−８
５、ｐ４６３〜４６８」に示されている。　第１２図は
従来のパンチスルー型サイリスタの一例を示す断面図で
ある。　同図においてＰエミッタ層１、Ｎベース層２、
Ｐゲートベース層３及びＮエミツタ層４ａの４層構造を
持つ主サイリスタＴＭと、主サイリスタに囲まれ、主サ
イリスタと同体のＰエミッタ層、Ｎベース層、Ｐゲート
ベース層及びＮエミツタ層４ａに囲まれたＮエミツタ層
４ｂの４層構造のパイロットサイリスタＴＰと、パイロ
ットサイリスタに囲まれたＰゲートベース層の凹部１０
とがそれぞれ設けられている。　符号６はアノード電極
、７はカソード電極、８はゲート電極、９は増幅ゲート
電極（パイロットサイリスタＴＰのカソード電極を兼ね
る）である。
このバンチスルー型では、サイリスタに順阻止電圧くオ
フ状態の順方向電圧）が印加されると、Ｐゲートベース
層３とＮベース層２との接合１１に空乏層５（破線の間
の領域）が形成され、順阻止電圧の増大に伴い拡がる。
　順阻止電圧が更に増加して、自己保護動作をするブレ
ークオーバ電圧ｖ６ｏに達すると、Ｐゲートベース層３
側の空乏層領域は凹部底面１０ａに達しパンチスルーす
る。
これにより流れる電流が、パイロットサイリスタのゲー
ト電流として働き、これをターンオンし、この増幅され
たパイロットサイリスタのオン電流は主サイリスタのゲ
ート電流となり、主サイリスタが安全にターンオンして
サイリスクは保護される。
なお自己保護ブレークオーバ電圧ｖ６ｏは、サイリスタ
を破壊するおそれのある最小の過電圧Ｖ８開より小さい
適値に選定される。　第１３図は、パンチスルー型サイ
リスタの従来のＶａｏコントロール法を示すもので、自
己保護ブレークオーバ領域のみを図示した部分断面図で
ある。　同図において第１２図と同じ符号は、同じ部分
又は対応部分を表わし、説明を省略する。　同図（ａ）
は、凹部底面１０ａ直下のＰゲートベース層３の厚さＷ
、８を、エツチングにより調整し、所望のＶＢ２を得る
ものである。　同図（ｂ）はＮ４工ミツタ層４ｃを設け
、Ｎ４層の不純物拡散深さによりＰゲートベース層の厚
さＷｐａを変化させ、Ｖ６Ｏをコントロールする。　又
同図（ｃ）はＮベース層２内に拡がる空乏層によるパン
チスルーを利用するもので、凹部１０のエツチングによ
り、凹部下方のＮベース層の厚さＷＮ８を変化させて所
望のＶ２Ｏを得るものである。
バンチスルー型の過電圧保護機能付サイリスタにおいて
は、例えばＰゲートベース層側にのびる空乏層の厚さは
、Ｎベース層側に対しそれぞれの不純物濃度の関係から
非常に狭く、製造の途中工程で自己保護ブレークオーバ
電圧Ｖ１５ｏを精度よく制御することは実験室段階では
できても、量産性という面から非常に困難である。
次にアバランシェ型の過電圧保護機能付サイリスタにつ
いては、例えば文献「過電圧保護機能付光サイリスタ、
ＥＤ８５−４、ｐ２３〜２９東芝」、「高耐圧自己保護
型光サイリスタの基本特性、ＥＯＤ−８６−５３、ｐ６
９〜７５、日立Ｊ　、　　ｒｃｏｎｔｒｏｌｌｅｄ　　
Ｔｕｒｎ−ｏｎＴｈｙｒｉｓｔｏｒｓ、　ＩＥ旺、Ｔｒ
ａｎｓ　−Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ　。
Ｅロー３０　、ｐ８１６〜８２４（１９８３）　ＧＥＪ
に示されている。
このアバランシェ型は、ＰＮＰＮ構造のサイリスタのＰ
ゲートベース層の一部分に他の部分よりアバランシェ降
伏の起こりやすい領域を設ける。
破壊的過電圧Ｖ（８）の立上がりの過渡電圧Ｖｓｏ（自
己保護ブレークオーバ電圧）で、まず前記領域がアバラ
ンシェ降伏して、非破壊的なアバランシェ電流がパイロ
ットサイリスタのＰゲートベース層に流れ、これにより
パイロットサイリスがターンオンし、引き続き主サイリ
スタがターンオンして過電圧を減衰させ、サイリスタは
保護される。
第１４図は、アバランシェ型サイリスタの従来のｖ８゜
コントロール法を示す、もので、自己保護ブレークオー
バ領域のみを図示した部分断面図である。　同図（ａ）
ないしくｃ）に示すいずれの場合も、中央のトリガ光入
射面１２又はパイロットサイリスタのゲート電極８直下
の接合１１に湾曲部Ｒを設ける。　周知のように湾曲部
Ｒには電界が集中し、他の部分よりアバランシェ降伏が
起こりやすくなる。　自己保護ブレークオーバ電圧ＶＥ
ＩＯはこの湾曲部の曲率を変化させて所望の電圧Ｖ８ｏ
を得る。　同図（ａ＞では、エツチングにより凹部１０
を形成した後、Ｐ４ゲートベース層３ａの拡散により接
合１１の湾曲部を形成する。
同図（ｂ）では、凹部を形成した後にＰゲートベース拡
散を行ない接合１１の湾曲部を形成する。
同図（ｃ）は、拡散されない領域を選択的に残してＰゲ
ートベース層３の拡散を行なった後、Ｐ４ゲートベース
層３ａの拡散を行ない湾曲した接合１１が得られる。　
符号Ｒは接合の湾曲部で、アバランシェ降伏が起こりや
すい部分を示す。
従来のアバランシェ型サイリスタは、素子製造の途中工
程でアバランシェ降伏させるゲートベース領域を形成す
るので、素子が完成したとき、自己保護ブレークオーバ
電圧Ｖ６ｏを測定すると、材料或いはプロセスのばらつ
きによって、どうしてもブレークオーバ電圧値がばらつ
いてしまう。
又アバランシェ電圧は正の温度依存性をもつため、必然
的にブレークオーバ電圧も温度依存性をもつ。
このことは常温よりも高温の方がブレークオーバ電圧が
高くなり、サイリスタの設計上、特に耐圧、ｄｉ／ｄｔ
耐量の面できびしいものとなってくる。
（発明が解決しようとする課題） 前述のように過電圧保護機能付サイリスタでは、第１３
図に示すパンチスルー型、或いは第１４図に示すアバラ
ンシェ型など、各種の過電圧保護機構が提案され、それ
ぞれ所望の自己保護ブレークオーバ電圧■８ｏが得られ
るように計られている。
しかしこのブレークオーバ電圧■Ｂｏは、製造工程中の
不純物拡散やエツチングのばらつき（約０．１μ■の精
度が必要）によって大きく変動する。
このため従来の構造では、製造の途中工程で自己保護ブ
レークオーバ電圧■８ｏを精度よく決定することが困難
で、完成した素子のブレークオーバ電圧ＶＢｏのばらつ
きが大きいという問題がある。
本発明の目的は、過電圧保護機能付半導体装置の前記問
題点を解決し、自己保護ブレークオーバ電圧Ｖ８０のば
らつきが少なく、過電圧保護機能を持たない半導体装置
とほぼ同等の歩留り、コストで、量産できる過電圧保護
機能付半導体装置及びその製造方法を提供することであ
る。
［発明の構成１ （課題を解決するための手段とその作用）本発明の半導
体装置は、半導体基板に形成された複数のＰＮ接合を有
する半導体素子の主電流通電路でない前記基板領域に、
（ａ　）前記基板の主表面に露出する一導電型半導体層
と、　　（ｂ　）前記一導電型半導体層の前記露出面に
接する導電体電極膜又は前記一導電型半導体層の露出面
であるトリガー光照射面と、　　（ｃ）前記一導電型半
導体層の前記露出面と反対側の下面に接する反対導電型
半導体層と、　　（ｄ　）前記一導電型半導体層と前記
反対導電型半導体層とのＰＮ接合に所定の逆電圧（自己
保護ブレークオーバ電圧ＶＢ□）を印加した時の、前記
導電体電極膜又はトリガー光照射面下方の空乏層形成領
域を含んで選択的に形成される高密度の結晶欠陥層とを
　具舗することを特徴とする過電圧保護機能付半導体装
置である。
又本発明の過電圧保護機能付半導体装置の製造方法は、
前記特定領域にプロトン、α線、中性子等の放射線を照
射して、高密度の結晶欠陥層を形成する工程を含む製造
方法である。
（作用） 放射線照射により形成した高密度の結晶欠陥層は、ブレ
ークオーバ電圧の制御性が良く、又形成領域も限定しや
すい等の特徴があり、本発明はこの性質を利用し、従来
技術の課題を解決したものである。
前記過電圧保護機能は、過大な順阻止電圧（オフ状態の
順電圧）から半導体素子を保護する機能である。　保護
機能を持たない半導体素子に過大な順阻止電圧（以下単
に過電圧という）が印加されると、不特定の局所にブレ
ークオーバが発生する。　しかしこの不特定局所のブレ
ークオーバ電流では、多くの場合、円滑に主電極間がタ
ーンオンに移行できないので、過電圧による過電流は不
特定局所附近に集中し、半導体素子は破壊される。
最小の破壊的過電圧をｖ８１）ｌで表わす。
自己保護ブレークオーバ電圧ＶＥＩＯは、電圧Ｖ。
より小さく、非破壊的なブレークオーバ電圧で、設計段
階であらかじめ決定される。　電圧ＶＢＯによりブレー
クオーバが発生する領域は、限定された特定領域である
。
本発明においては上記特定領域は、（イ）素子の主電流
が実質的に流れない基板領域であり、又（ロ）導電体重
＠ＷＡ＜例えばサイリスタではトリガー段のゲート電極
膜）又はトリガー光照射面の下方の領域であり、又（ハ
）オフ時の順電圧を阻止するＰＮ接合に、所定の逆電圧
（自己保護ブレークオーバ電圧Ｖｓｏ）を印加した時の
空乏層形成領域を含む領域であり、（ニ）近傍領域に比
し高密度の結晶欠陥が存在する領域である。
上記構成の半導体装置に破壊的過電圧が印加された場合
、過電圧の立上がり途中の過渡電圧が、自己保護ブレー
クオーバ電圧Ｖ８０に達すると前記特定領域にブレーク
オーバ電流が流れる。
過電圧保護機能は、このブレークオーバ電流を利用して
、破壊的過電圧を直ちに減衰又は遮断して、半導体装置
を保護する。
サイリスタ等多くの装置においては、このブレークオー
バ電流が特定領域、即ち制御領域（ゲート領域、光トリ
ガー領域等）の高密度の結晶欠陥層内に発生し、この電
流はゲート電流又はトリガー電流となり、装置の主電極
間は円滑にターンオンして、破壊的過電圧は減衰し、装
置は保護される（第１ないし第６実施例の場合）。
他方自己保護ブレークオーバ電流自身により破壊的過電
圧を減衰させてもよいし、或いは装置外部に適当な過電
圧減衰又は遮断手段を設け、前記自己保護ブレークオー
バ電流により該手段を制御してもよい（第７実施例）。
（実施例） 本発明の過電圧保護機能付半導体装置においては、放射
線照射により高密度の結晶欠陥層を形成することにより
、課題である自己保護ブレークオーバ電圧のばらつきを
減少したもので、まずその根拠について説明する。
従来プロトン（Ｈ４）等の放射線を半導体基板に照射す
ると、結晶欠陥領域が形成され、該領域ではキャリアの
ライフタイムが短くなり、ブレークオーバ電圧が低下す
ることが実験的に知られている（例えば、Ｗ、１４ｏｎ
ｄｒａｋ　ｅｔ　ａｔ　、ｌ５ＰＳＤ　１９８８■０に
ｙｏ　００１４７〜１５２　）　。
第８図（ａ）は、Ｎ型Ｓｉ基板に、加速電圧３ＭｅＶで
、プロトン（Ｈ４）を照射したときの、基板の深さに対
する結晶欠陥密度のプロファイルを示すものである。　
横軸は基板からの深さ（μｍ、ａ軸は結晶欠陥密度（個
／ｃｌりで、図中の曲線は、それぞれの深さにおける欠
陥密度を表わす、　同図によればプロトン照射により発
生する欠陥密度は、プロトンの飛程附近即ちプロトン粒
子が停止する直前の深さの場所に集中している。　これ
は、プロトン照射により、深さ方向に限定された厚さの
高密度結晶欠陥層の形成が可能なことを示している。
第８図（ｂ）は、プロトンをＳｉ基板に照射したとき、
プロトンの加速電圧（ＭｅＶ）と停止深さ（μｍ）との
関係を、計算により求めたものである。　試行結果によ
れば、プロトンの加速電圧を１０ＭｅＶとしたとき、結
晶欠陥層はＳｉ基板面から約１００μｍの深さのところ
に形成され、理論とよく一致することがわかる。
第９図及び第１０図は、プロトン照射のドーズ量とダイ
オードの耐圧との関係を求めた実験結果を図面で表わし
たものである。　第９図は、ＰＩＮダイオードに逆電圧
ＶＲを印加したとき流れる逆電流ＩＲとの関係即ちＶＲ
−Ｉ、特性の一例を示すものである。　図中の曲線ａは
１０トン照射を施さないダイオードの場合で、約１００
０Ｖでブレークダウンする。　曲線すは、このダイオー
ドのＮ領域に、プロトンを加速電圧２　Ｍｅ　Ｖ、ドー
ズ量Ｓｘ　１Ｇ”　［ｃ「２］で照射して結晶欠陥層を
形成した後、測定したＶ、−ＩＲ特性の一例を示す。
この場合、ダイオードは約５００ｖでブレークダウンす
る。　第１Ｏ図はプロトン照射ダイオードの耐圧特性を
示すもので、第９図の場合とほぼ同様の方法で行なった
実験結果である。　横軸はプロトン照射のドーズ量Φ［
Ｃ１１−２］、縦軸は逆電流１、が増加して、ＩＩＩＡ
になったときの逆電圧ＶＲ８［Ｖ］で、実質的にブレー
クオーバ電圧と考えてよい、　プロトン照射のドーズ量
はΦ＝０　（照射しないとき）から５ｘ　１０”　［ｃ
ＩＩ−２］まで階段的に変化させた。　各ドーズ量ごと
に試料数６個、図中の縦方向の短線分は前記試料６個の
Ｖ２Ｏの分布範囲を示す、　第９図及び第１０図の実験
結果から、プロトン照射のドーズ量を変えることにより
、ダイオードの逆耐電圧ＶＲ６即ちＰＮ接合のブレーク
オーバ電圧をコントロールすることが可能であり、その
際のブレークオーバ電圧のばらつきは極めて小さいこと
がわかる。
次に本発明を光サイリスタに応用した場合の実施例につ
いて説明する。　第１図は該サイリスタの中央近傍の模
式的断面図である。　半導体基板２２に、Ｐエミッタ層
２１、Ｎベース層２２、Ｐゲートベース層２３及びＮエ
ミツタ層２４ａからなる主サイリスタＴＭが形成され、
この主サイリスタＴＭに囲まれ、Ｐエミッタ層２１．Ｎ
ベース層２２、Ｐゲートベース層２３及びＮエミツタ層
２４ｂからなるパイロットサイリスタＴＰが形成されて
いる。　パイロットサイリスタＴＰに囲まれた領域はパ
イロットサイリスタＴＰのゲート領域で、光トリガー機
構が設けられる。　光トリガー機構は、基板の主表面（
ここでは基板の上表面とする）に露出する一導電型半導
体層（Ｐゲートベース層）２３と、凹部３０の内面を含
むＰゲートベース層の露出面であるＩ・リガー光照射面
３８と、Ｐゲートベース層２３の下面に接する反対導電
型半導体層（Ｎベース層）２２及びＰエミッタ層２１に
より構成される。　本発明の光サイリスタでは、Ｐゲー
トベース層２３とＮベース層２２とのＰＮ接合３１にほ
ぼ自己保護ブレークオーバ電圧Ｖ６０に等しい逆電圧を
印加したときの空乏層形成領域２５内に高密度の結晶欠
陥層１００が設けられる。　なお符号２６はアノード電
極、２７は主サイリスタのカソードｔ＠、２９は増幅ゲ
ート電［２（パイロットサイリスタのカソード電極に相
当する）である、　又基板主面を覆うパッシベーション
膜等の図示は省略する。
次に上記光サイリスタの動作について説明する。
アノードｔｆ！２６とカソード電極２７との間に順阻止
電圧が印加された状態でトリガー光照般面３８にトリガ
ー光が照射されると、該照射面３８の下方の空乏層を含
むＰゲートベース層２３及びＮベース層に光励起による
過剰キャリアが発生する。　パイロットサイリスタは特
に高ゲート感度構造となっているので、この光ゲート電
流によりターンオンする。　続いてこのターンオン電流
により、主サイリスタがターンオンし、サイリスタはオ
ン状態になる。　このサイリスタの主電流通路は、主電
流（主サイリスクのオン電流）の主要部分が流れるカソ
ード電極２７直下の基板領域とする。　主電流の一部は
横方向に拡がり、パイロットサイリスタＴＰ及びトリガ
ー光照射ＷＪ直下のＮベース層２２及びＰエミッタＮＪ
２１内を流れるが、主電流に占める割合は微少であるの
で、本実施例では主電流通電路には含めない。
次にオフ状態のサイリスタのアノードｔ　極２６とカソ
ード電極２７との間に、偶発的な破壊的過電圧が印加さ
れる場合について説明する。　一般に過電圧は低電圧か
ら立上がって破壊的過電圧に達するものである。　印加
される電圧が低い間は、ＰＮ接合３１の空乏層により阻
止され、サイリスタはオフ状態を維持する。　印加電圧
が増加すると、空乏層は拡がると共に、空乏層内の電界
は強くなり、自己保護ブレークオーバ電圧Ｖ６ｏに達す
ると、結晶欠陥層１００内にアバランシェ降伏が発生し
、ブレークオーバ電流がアノード電極２６と増幅ゲート
電ｆ！２９を経てカソード電極２７に流れる。　このブ
レークオーバ電流は前記光ゲート電流と同様、パイロッ
トサイリスタＴＰのゲート電流となり、パイロットサイ
リスタはターンオンし引き続き主サイリスタもターンオ
ンする。
これによりサイリスタに印加される過電圧は、破壊的過
電圧に達する前に減衰し、サイリスタは破壊から保護さ
れる。
上記光サイリスタの製造方法は、結晶欠陥層１００を形
成する工程の゛ほかは、従来の公知の製造方法とほぼ同
等である。　本実施例の光サイリスタ（定格１０００Ｖ
程度）においては、結晶欠陥層１００は、素子製造の最
終工程で行ない、プロトン照射により形成される。　こ
のときのプロトンの加速電圧は１０ＭｅＶ、ドーズｊｔ
　１ｘ　１０”　ｃｎ−２以上とし、アノード側（基板
下面）から照射する。
プロトンビームのマスクは、厚さ７００μｍ以上のＡＩ
板であって、基板且の下面で、光トリガー照射面と対向
する位置に、照射面とほぼ等しい面積の開孔を設けたも
のを使用した。
このようにして形成された結晶欠陥層は、その欠陥密度
に対応してライフタイムが減少するので、スプレディン
グレジスタンス法（Ｓｐｒｅａｄｉｎｇ　ｒｅｓｉｓｔ
ａｎｃｅ　ｍｅｔｈｏｄ　、拡がり抵抗法）やＤＬＴＳ
（Ｄｅｅｐ　１ｅｖｅｌ　ｔｒａｎｓｉｅｎｔ　５ｐｅ
ｃｔｒｏｓｃｏｐｙ　）などによって、低ライフタイム
層としてその位置、程度を確めることができる。　上記
実施例では、基板下面から約７００μｍの深さの所に結
晶欠陥層（低ブレークダウン層又は低ライフタイム層と
も呼ぶ）１００のピークが存在した。
次に上記本実施例の光サイリスタとほぼ同一の構造で、
プロトン照射のドーズ量を変えたサイリスタを作成し、
それぞれの自己保護ブレークオーバ電圧ＶＢＯを調べた
。　その結果の一例を第１１図に示す、　横軸はプロト
ン照射のドーズ量Φ［Ｃ１１−’　］　、縦軸はプロト
ン照射をしない場合のブレークオーバ電圧Ｖｗ（６ｋＶ
）を基準にした自己保譲ブレークオーバ電圧ＶＢｏの正
規化した値（Ｖ　ｓｏ　／　Ｖ　ｅａｈｒ　）を示す、
　なおプロトンの加速電圧は１０ＭｅＶ、接合温度ＴＪ
は２５℃とする。　同図中の縦方向の短線分は、測定値
の分布範囲を示す、　同図に示すように、光サイリスタ
の自己保護ブレークオーバ電圧は、プロトン照射のドー
ズ量によって正確に制御することができる。
なお結晶欠陥層１００の深さ方向の形成位置は、Ｎベー
ス層２２の中央より接合３１に近いＮベース層の空乏層
内に配設することが望ましい、　結晶欠陥層をＮベース
層内に形成する場合、その深さ方向の位置により、サイ
リスタの逆方向特性、特に逆方向のブレークオーバ電圧
が異なる場合があるので注意する必要がある。　−船釣
に結晶欠陥層は、空乏層形成領域の一部を含む位置、或
いは接合３１にまたがって空乏層内に形成されても差支
えない、　又本実施例は、基板下面よりプロトン照射を
行なったが、基板上面から照射してもよい。　プロトン
照射は、素子製造の途中工程で行なっても差支えないが
、本実施例のように、ウェーハプロセスの最終工程で実
施することが望ましい、　自己保護ブレークオーバ電圧
の制御が容易で、ドーズ量の追加、やり直しも可能であ
る。
次に第２図に本発明の第２の実施例を示す。
第１図と同じ符号は同じ部分を表わすので説明を省略す
ることがある。　第２実施例のサイリスタは、第１図に
示す光サイリスタの結晶欠陥層の形状を変えたものであ
る。　即ち、結晶欠陥層１００ａは、トリガー光照射面
３８の凹部底面直下部分に開口部を持つ環状層とし、正
常動作における光ゲート電流の低下を防止した例である
。
以上、光サイリスタを実施例として説明したが、本発明
は、通常の電気トリガーサイリスタに対しても、又パイ
ロットサイリスタを有しないサイリスタに対しても適用
できる。
次に本発明をＧＴＯに応用した第３の実施例について第
３図を参照して説明する。　同図は本発明のＧＴＯの主
面に垂直な中心軸ｏｏ′を含む半径方向の模式的断面図
である。　このＧＴＯは、Ｐ４エミッタ層４１、Ｎベー
ス層４２、Ｐゲートベース層４３及びＮ４工ミツ層４４
からなる。
Ｎベース層４２はＮ−ベース層４２ａとＮベース層４２
ｂとの積層からなり、Ｎベース層４２ｂの一部は基板下
面に突出し、アノード電ｉｆｆ！４６によりＰ１エミッ
タ層４１と短絡され、いわゆるエミッタ短絡ｍ造を形成
している。　　Ｎ４工ミツタ層４４は基板上面の島状の
メサ台上に形成され、カソード電［！４７を具備してい
る。　Ｎ４工ミツタ層４４を取り囲むようにゲート電極
（端子０１）４８ａが形成される。　本ＧＴＯは、更に
破線で囲まれた増幅ゲート構造４９が付加され、いわゆ
る増幅ゲート付ＧＴＯと呼ばれる。　増幅ゲート構造４
９は、Ｎ４工ミツタ層４４ａと増幅ゲート電極４８ｂが
付加され、ゲート電極（ｌｌ！ｉｉ子Ｇ２）４８Ｃから
入力されるオンゲート信号を増幅する。
なおゲート端子Ｇ、は、図示しないダイオード等を介し
てゲート端子０２に接続される。　符号１０１は本発明
の高密度結晶欠陥層で、導電体電極膜（ゲート型％）４
８ｃ下方のＮ−ベース層４２ａの所定位置に設けられる
。
なお本発明は、増幅ゲート構造を有しないＧＴＯに対し
ても適用できることは勿論である。
次に本発明をＭＯＳコントロールサイリスタに応用した
第４の実施例について第４図を参照して説明する。　同
図は、本発明の該サイリスタの要部を取り出して示す斜
視図である。　サイリスタ部分はＰ１エミッタ層５１、
Ｎ層５２ａとＮ“層５２ｂを積層したＮベース層５２、
Ｐベース層５３及びＮ“エミツタ層５４からなる。　Ｍ
Ｏ３構造は、Ｎベース層５２ａとＮ４工ミツタ層５４に
挟まれると共に基板表面に露出するＰベース層５３の表
面層（チャネル形成層）、ゲート酸化膜５５及びゲート
電極５８ａからなる。　更にＮ＋エミッタ層５４に囲ま
れたＰベース層５３に接してベース電極５８ｂが設けら
れる。　ベース電極５８ｂはこのサイリスタの主として
オフ特性を改善するために設けられる。　本発明の高密
度結晶欠陥層１０２は、導電体電極ＩＩＩ（ベース電極
）５８ｂ下方のＮベース層５２ａの所定位置に設けられ
る。　なお符号５６及び５７はそれぞれアノード電極及
びカソード電極、符号Ａ、に、Ｇ、Ｂはそれぞれアノー
ド、カソード、ゲート、ベースの各端子である。　又符
号５９はカソード電極５７とゲート電極５８ａとの間の
眉間絶縁層である。
次に本発明を絶縁ゲート型バイポーラトランジスタ（以
下ＩＧＢＴと略記する）に応用した第５の実施例につい
て第５図を参照して説明する。
同図は本発明のＩＧＢＴの模式的な断面図である。
その構造はＰ４エミッタ層（コレクタ層とも呼ばれる）
６１と、８層６２ａとＮ４層６２ｂとからなるＮドリフ
ト層６２、一方の主表面から選択的に形成されるＰベー
ス層６３を有している。　Ｐベース層６３内に選択的に
Ｎ１エミツタ層６４が形成される。　Ｎ１エミツタ層６
４とＮドリフト層６２ａとに挟まれるＰベース層６３の
表面層（チャネル形成層）はゲート酸化膜６５を介して
ゲート電極６８と対向し、ＭＯ３構造を構成する。
Ｐベース層６３とＮ＋エミッタ層６４は導電体電極膜（
カソード又はエミッタ電極と呼ばれる）６７により短絡
した構造となっている。　符号６９は眉間絶縁層、符号
６６はアノード電極（コレクタ電極ともいう）である、
　本発明の高密度結晶欠陥層１０３は、Ｎ”エミツタ層
６４に囲まれるＰベース層６３に接する部分の導電体電
極膜６７の下方のＮドリフト層６２ａの所定位置に設け
られる。
次に本発明を二重拡散縦形ＮチャネルＭＯ８ＦＥＴに応
用した第６の実施例について第６図を参照して説明する
。　同図は該ＦＥＴの模式的な断面図である。　符号７
２は、Ｎドレイン層で、低濃度のＮ−層７２ａと高濃度
のＮ４層７２ｂとよりなる。　符号７３はＰベース層で
、低濃度Ｐベース層７３ａと高濃度Ｐ＋ベース層７３ｂ
とからなる。　Ｐベース層内には、環状のＮ“ソース層
７４がＰ４ベース層７３ｂを取り囲んで形成される　　
Ｎ　＋ソース層７４とＮ−ドレイン層７２ａとに挟まれ
るＰベース層７３ａの表面層は、チャネル形成層と呼ば
れる。　ゲート酸化膜７５を介して、チャネル形成層と
対向してゲート電極７８が設けられる。　導電体電極膜
（ソース電極）７７は、Ｎ“ソース層７４とＰ＋ベース
層７３ｂとにオーム接触して設けられる。　符号７６は
ドレイン電極で、符号７９は眉間絶縁層である。
Ｐ４ベース層７３ｂとＮドレイン層７２とにより、フリ
ーホイリングダイオードを形成する。　従って導電体電
極ＩＩｊ７７のＰ４ベース層７３ｂにオーム接触する部
分は、前記フリーホイリングダイオードのアノード電極
を兼ねる。　本発明の高密度結晶欠陥層１０４は、この
フリーホイリングダイオードのアノード電極下方のＮ−
ドレイン層７２ａの所定領域に設けられる。
以上の第３ないし第６実施例において、各装置のアノー
ド（ドレイン）電極とカソード（エミッタ）電極との間
に、過大な順阻止電圧が印加された場合、この過電圧の
立上がり途中の過渡電圧が、自己保護ブレークオーバ電
圧に達すると、高密度結晶欠陥層内にアバランシェ降伏
が発生し、これによるブレークオーバ電流が流れ、装置
はターンオンし、前記過電圧は減衰し、装置は保護され
る。
次に第７図に本発明の第７の実施例を示す。
本装置は、ＭＯＳコントロールサイリスタｉ旦のカソー
ド電ｆ！５７とアノード電極５６との間に、自己保護用
ダイオード旦」、を逆極性に並設したものである。　同
図（ａ＞は該装置の斜視図、同図（ｂ）は電気等価回路
図である。　なお第４図と同じ符号は同じ部分を表わす
、　自己保護用ダイオード８０は、導電体電極Ｊｌｉ５
７ａ、Ｐ層８３．８層８２ａ、Ｎ４層８２ｂ及び電極Ｍ
５６を積層したものである。　本発明の高密度結晶欠陥
層１０５は、導電体重［！Ｍ５７ａ下方のＮＪ！１１８
２ａの所定位置に設けられる。　導電体電極ＩＡ５７ａ
及び８層８２ａは、それぞれＭＯＳコントロールサイリ
スタΣＡのカソード電極膜５７及び８層５２ａと同体で
あっても差し支えない。
過電圧により自己保護用ダイオード旦」−は逆バイアス
され、自己保護ブレークオーバ電圧Ｖｓｏに達すると高
密度結晶欠陥層がアバランシェ降伏を起こし、ダイオー
ド旦」、はブレークオーバする。
この自己保護ブレークオーバ電流によって過電圧は減衰
し、サイリスタΣ麿は保護される。　この際、図示して
ないが、装置外部に適当な過電圧減衰手段又は過電圧遮
断手段を設け、前記自己保護ブレークオーバ電流により
、該手段を制御してもよい。
第７実施例はＭＯＳコントロールサイリスタΣ旦を例と
して使用したが、サイリスタ、ＩＧＢＴ、０７０１ＭＯ
３ＦＥＴ等その他の電力用半導体装置に対しても、本実
施例は適用できる。
本発明は、第１ないし第７実施例のほか、ＳＩサイリス
タなどその他の過電圧保護ｉ造を必要とする半導体装置
に応用可能である。
［発明の効果〕 これまで詳述したように、本発明の過電圧保護機能付半
導体装置とその製造方法では、放射線照射により結晶欠
陥層を形成し、該層内のブレークオーバ現象を利用して
過電圧保護を行なうものである。　従って自己保護ブレ
ークオーバ電圧ｖ６゜の制御性は良く、そのばらつきも
小さくできる。
本発明によれば、過電圧保護機能を持たない半導体装置
とほぼ同等の歩留り、コストで、量産できる過電圧保護
機能付半導体装置とその製造方法を提供することができ
た。
【図面の簡単な説明】
第１図ないし第３図は本発明の第１ないし第３実施例の
半導体装置の断面図、第４図は本発明の第４実施例の半
導体装置の斜視図、第５図及び第６図は本発明の第５及
び第６実施例の半導体装置の断面図、第７図（ａ）及び
（ｂ）は本発明の第７実施例の半導体装置の斜視図及び
電気等価回路図、第８図（ａ）及び（ｂ）はそれぞれプ
ロトン照射時の基板の深さに対する結晶欠陥密度の分布
図及びプロトンの加速電圧と停止深さとの関係を示す図
、第９図及び第１０図はプロトン照射のドーズ量とダイ
オードの耐圧との関係を示す図、第１１図はプロトン照
射のドーズ量と自己保護ブレークオーバ電圧Ｖ６ｏとの
関係を示す図、第１２図は従来の半導体装置の断面図、
第１３図及び第１４図は従来の自己保護ブレークオーバ
電圧ＶａＯ制御法を説明するための要部断面図である。 且・・・半導体基板、　２２，４２，５２，６２゜７２
．８２ａ・・・反対導電型半導体層、　２３゜４３．５
３，６３．７３．８３・・・一導電型半導体層、　２５
・・・空乏層形成領域、　３１・・・ＰＮ接合、３８．
４８ｃ　、５７ａ　、５８ｂ　、６７．７７＝・・導電
体電極膜又はトリガー光照射面、　１００゜１００ａ、
１０１，１０２，１０３，１０４゜１０５・・・高密度
結晶欠陥層。 第 １ 図 第 図 ７３ａ　　７３ｂ ３ ６ 第 図 （ａ） （ｂ） 第 図 に 第 図 （ｂ） プロトンの加速電圧（ＭｅＶ） 謎Ｉ個 プロトンドーズ量Φ 第１０図 １０’。 ０１１ Φ（ｃｒ’　） ０１２ 第１ １図 第１２図 ０１３ （ｂ）

Claims (1)

  1. 【特許請求の範囲】 １　半導体基板に形成された複数のＰＮ接合を有する半
    導体素子の主電流通電路でない前記基板領域に、 （ａ）前記基板の主表面に露出する一導電型半導体層と
    、 （ｂ）前記一導電型半導体層の前記露出面に接する導電
    体電極膜又は前記一導電型半導体層の露出面であるトリ
    ガー光照射面と、 （ｃ）前記一導電型半導体層の前記露出面と反対側の下
    面に接する反対導電型半導体層と、（ｄ）前記一導電型
    半導体層と前記反対導電型半導体層とのＰＮ接合に所定
    の逆電圧を印加した時の、前記導電体電極膜又はトリガ
    ー光照射面下方の空乏層形成領域を含んで選択的に形成
    される高密度の結晶欠陥層とを 具備することを特徴とする過電圧保護機能付半導体装置
    。 ２　半導体基板面に選択的に放射線を照射して高密度の
    結晶欠陥層を形成する工程を含む特許請求の範囲第１項
    記載の過電圧保護機能付半導体装置の製造方法。
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