JPH028065A - サーマルヘッドの駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、サーマルヘッドの駆動装置に係り、特に、高
速、高画質の感熱記録に好適な蓄熱補正回路を備えたサ
ーマルヘッドの駆動装置に関するものである。

［従来の技術］ 感熱記録に用いられるサーマルヘッドは、複数の発熱素
子が一列に配置された構成となっており、画像データに
対応して所要の発熱素子のみを発熱させることにより、
感熱記録紙を発色させ、またはインクフィルム上のイン
クを記録紙上に転写させて記録を行う。

このようなサーマルヘッドを用い記録を行う場合、記録
速度が高速になると、発熱素子に印加した熱エネルギー
が十分に拡散、放出する前に次のラインの印字が開始さ
れるため、発熱素子に徐々に熱エネルギーが蓄積される
。この結果、各発熱素子にはそれぞれの発熱履歴に応じ
た熱エネルギーが蓄積され、エネルギー状態にバラツキ
が発生し、画質劣化を生じていた。

このような画質劣化を解消するために、各発熱素子およ
びその発熱素子に隣接する発熱素子の現在および過去の
記録の履歴から当該発熱素子の適切な印加エネルギーを
算出する蓄熱補正方式が、以前から提案されている。し
かし、この方式では、各発熱素子の記録の履歴を記憶し
ておく必要があり、正確な補正を行うためには広い範囲
の記録データを参照する必要があり、大容量のメモリが
必要となる。

そこで、上記補正方式の欠点である大容量メモリを必要
とせず、かつ正確な蓄熱補正を可能とする方式が従来か
ら幾つか試みられてきた。

例えば、特開昭６０−１６１１６３号公報に記載されて
いるように、現在の各発熱素子の蓄熱状態と、今回その
発熱素子に印加するエネルギーとから、次回記録を行う
ときの各発熱素子の蓄熱状態を算出し、その値によって
次回の各発熱素子の印加エネルギーを補正する蓄熱補正
装置が提案されている。

この蓄熱補正装置では、目標エネルギーと、エネルギー
状態バッファに記憶されている各発熱素子のエネルギー
状態との差を、その発熱素子の印加エネルギーとする。

さらに、印加エネルギー演算回路において、周辺発熱素
子の印加エネルギーに基づき１周辺発熱素子と当該発熱
素子との間の相互作用による影響の補正を行い、最適な
印加エネルギーを決定している。

印加エネルギー演算回路から出力される各発熱素子の印
加エネルギーは、熱拡散演算回路により算出される１ラ
イン記録周期後の当該発熱素子のエネルギー状態と加算
され、次ライン記録時の当該発熱素子のエネルギー状態
としてエネルギー状態バッファに記憶される。熱拡散演
算回路では、各発熱素子および周辺発熱素子の現在のエ
ネルギー状態と、サーマルヘッド基板温度から熱拡散演
算を行い、１ライン記録周期後のエネルギー状態を算出
するようになっていた。

［発明が解決しようとする課題］ 上記従来の蓄熱補正装置は、熱拡散演算回路での演算が
複雑であるため、記録の高速、高精細化に対応すること
が困難であった。

例えば、Ｂ４サイズを４００ＤＰＩ　（ドツト／インチ
）、２ｍ５ｅｃ／ラインで記録する場合、発熱素子数は
４０９６個となり、１発熱素子の熱拡散演算を５００ｎ
ｓｅｃ以下で行うことが必要となる。

高速素子を使用したり、並列処理やパイプライン処理な
どの高速化技術を用いることも考えられるが、回路の大
形化やコストの高騰は避けられず、実用的ではない。

本発明は、上記従来技術における課題を解決するために
なされたもので、簡単な回路で正確な蓄熱補正効果が得
られ、高速、高精細記録時にも低コストで高画質な記録
画像が得られるサーマルヘッドの駆動装置を提供するこ
とを、その目的とするものである。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係るサーマルヘッ
ドの駆動装置の構成は、複数の発熱素子からなるサーマ
ルヘッドに、記録データに応じて各発熱素子の印加エネ
ルギーを決定し制御するサーマルヘッドの駆動装置にお
いて、入力される記録データを記憶するバッファメモリ
と、サーマルヘッドの基板温度を検出する温度検出手段
と、１ライン記録周期ごとの各所定の記録時点における
上記複数の発熱素子の蓄熱状態を記憶する蓄熱メモリと
、前記バッファメモリから出力される記録データと前記
サーマルヘッドの基板温度検出手段から出力される温度
情報と前記蓄熱メモリから出力される蓄熱情報とに基づ
き、各発熱素子に印加する記録エネルギーおよび補正エ
ネルギーを決定する印加エネルギー演算回路と、前記蓄
熱メモリから出力される各発熱素子の蓄熱情報と前記印
加エネルギー演算回路から出力される記録エネルギーと
から次ライン記録時の蓄熱情報を演算し、前記蓄熱メモ
リに入力して当該蓄熱メモリに記憶された蓄熱情報を逐
次更新する蓄熱演算回路と、前記印加エネルギー演算回
路で演算された記録エネルギーおよび補正エネルギーに
対応して上記サーマルヘッドの各発熱素子に加える電力
を制御するエネルギ、−制御回路とを設けたものである
。

なお付記すると、上記目的は、サーマルヘッドの各発熱
素子に、記録のためのエネルギーに加え、周辺発熱素子
の記録データやサーマルヘッドの基板温度に応じて補正
エネルギーを印加することにより達成される。

［作用］ 補正エネルギーは、周辺発熱素子の記録データやサーマ
ルヘッドの基板温度を基に、これらの条件に関わらず記
録エネルギーに対する蓄熱が一定になるように決定され
る。それによって、蓄熱演算が、各発熱素子の記録エネ
ルギーと、その発熱素子のこれまでの蓄熱量のみで正確
に行えるので。

複雑な蓄熱演算を必要としない。

［実施例］ 以下、本発明の各実施例を第１図ないし第１３図を参照
して説明する。

第１図は１本発明の一実施例に係るサーマルヘッドの駆
動装置のブロック図、第２図は、記録画素配列を示す説
明図である。

第１図において、１は、入力される記録データを記憶す
るバッファメモリに係る周辺パターンバッファ、２は、
詳細を後述する印加エネルギー演算回路、３は、サーマ
ルヘッド６の基板温度を検出する温度検出手段に係るサ
ーミスタ、４は、１ライン記録周期ごとの各所定の記録
時点における各発熱素子の蓄熱状態を記憶する蓄熱メモ
リ、５は、前記印加エネルギー演算回路２で演算された
記録エネルギーおよび補正エネルギーに対応して、サー
マルヘッド６の各発熱素子に加える電力を制御するエネ
ルギー制御回路、７は、詳細を後述する蓄熱演算回路で
ある。

第１図に示すように、記録画像データＶｄは１ラインご
とにシリアルに周辺パターンバッファ１に入力される。

印加エネルギー演算回路２には、前記周辺パターンバッ
ファ１から出力される当該発熱素子および周辺発熱素子
の記録データと、サーマルヘッドの基板上に配置された
サーミスタ３によって測定されるサーマルヘッド基板温
度Ｔｈと、蓄熱メモリ４に記憶され演算すべき発熱素子
に対応して読み出される当該発熱素子の蓄熱データＥｓ
が、記録画像データＶｄの転送に同期して順次入力され
、最適な記録エネルギーＥｐおよび補正エネルギーＥｒ
が出力される。

印加エネルギー演算回路２から順次出力される記録エネ
ルギーＥｐおよび補正エネルギーＥｒは、エネルギー制
御回路５に入力され、サーマルヘッド６の各発熱素子の
印加エネルギーが制御される。

さらに、記録エネルギーＥｐと、対応する発熱素子の蓄
熱データＥｓは、蓄熱演算回路７に同期して順次入力さ
れ、次ライン記録時の当該発熱素子の蓄熱データＥｓ’
が演算出力され、蓄熱メモリ４に逐次記録され、次ライ
ン記録時の印加エネルギー演算に使用される。

このような構成の下に、各発熱素子ごとに、蓄熱演算回
路７で算出された蓄熱状態をもとに印加エネルギー演算
回路２で最適な印加エネルギーを決定し、その値に基づ
いてエネルギー制御回路５で印加エネルギーを制御する
ことにより、蓄熱状態によらず常に高画質記録が可能と
なる。以下、具体的に説明を行う。

周辺パターンバッファ１は、数ビットの直列入力並列出
力シフトレジスタで構成されており、シリアルに入力さ
れる記録画像データＶｄの連続した数画素分を保持し、
同時に出力する。周辺パターンバッファ１に保持、出力
されるデータは、印加エネルギー決定しようとする発熱
素子およびその周辺の発熱素子の記録データであり、そ
のビット数は相互作用を考慮すべき周辺発熱素子の個数
によって決定される。

第２図は画素配置を示すものであり、本実施例ではクロ
スハツチングを付した当該発熱素子の記録データＤ０お
よび隣接発熱素子の記録データＤ、、１゜Ｄ工が印加エ
ネルギーに影響を与えるものとして、以下説明を行う。

印加エネルギー演算回路２には、前記周辺パターンバッ
ファ１からの記録データ１１２．　Ｄ、、　Ｄ□と、サ
ーマルヘッドの基板上に配置されたサーミスタ３によっ
て検出されるサーマルヘッド基板温度Ｔｈと、蓄熱メモ
リ４に記憶された当該発熱素子の現時点での蓄熱データ
Ｅｓが記録画像データの転送に同期して読み出されて順
次入力され、最適な印加エネルギーが決定される。

印加エネルギーは、記録に用いられる記録エネルギーＥ
ｐと、記録エネルギーＥｐと蓄熱状態の変化の関係を一
定に保つために印加される補正エネルギーＥｒとに分け
て順次出力される。

次に、印加エネルギーの決定について詳しく説明する。

記録エネルギーＥｐは、常に隣接発熱素子の記録データ
ＩＣ２，Ｄｌが１″′つまり隣接発熱素子に記録エネル
ギーが印加されているという仮定のもとに決定する。し
たがって、記録エネルギーＥｐは、サーマルヘッドの基
板温度Ｔｒと、蓄熱データＥｓとから、以下の演算で求
められる。

Ｄｏ＝　Ｉｔ　Ｑ　ＰＩのとき Ｅｐ＝Ｏ Ｄ０＝“１”のとき Ｅｐ＝Ｅ、−Ｅｓ−Ｅｔ　（Ｔｈ）−（１）ここで、Ｅ
ｏは、上記Ｄ−、＝＝　１１＝＝　１１１１１という仮
定のもとで、一定の大きさのドツトを記録するのに必要
な目標エネルギーである。

また、Ｅｔは、サーマルヘッドの基板温度Ｔｈの変化に
よって生じる目標エネルギーの差を補正するものであり
、Ｔｈの関数となっている。

実際には、隣接発熱素子の記録データＩＣ１，Ｄ□は常
に“１″ということはなく、その場合、通電期間での当
該発熱素子の放熱、冷却量が増加し、一定ドットを得る
ために必要なエネルギーが増加する。また、冷却期間に
おいても、同様に放熱。

冷却量に差が発生する。

この隣接発熱素子の記録データＩＣ０，Ｄｌの差により
発生する当該発熱素子の放熱、冷却量の変化を補正エネ
ルギーＥｒによって補正し、一定の値に保つ。

補正エネルギーＥｒの値は、記録データＤ−１゜ＤＩｌ
、Ｄ工の値と、サーマルヘッドの基板温度から表１のよ
うに決定される。

表　　１ 上記のように、補正エネルギーＥｒは１通電期間および
冷却期間に分けて補正を行う。

ここで、Ｅ工およびＥ３は、通電期間および冷却期間に
おけるり。＝１′０”かつＤ−１＝“１″、またはＤ□
＝　ｄｉ　Ｉ　ＩＴのときに、隣接発熱素子から当該発
熱素子に流入するエネルギー量である。

また、Ｅ２およびＥ４は、同様にり。＝１゛１”かつＤ
−２＝”Ｏ”またはり、　＝ＬＩ　ＯＩＴのときに当該
発熱素子から隣接発熱素子に流出するエネルギー量であ
る。これらのエネルギーに対する蓄熱量の影響は小さく
、サーマルヘッドの基板温度Ｔｈによってこれらの値は
大きく変化するので、すべてＴｈの関数となっている。

このように補正エネルギーＥｒを加えることにより、隣
接発熱素子の記録データに関わらず記録エネルギーＥＰ
を決定することができ、当該発熱素子のエネルギー変化
は前記記録エネルギーＥｐの値によって決まるので、蓄
熱データの演算に記録エネルギーＥｐのみを用いる。

次に、第３図は、印加エネルギー演算回路の一構成例を
示すブロック図、第４図は、印加エネルギー演算回路の
他の構成例を示すブロック図である。

第３図に示すように、当該発電素子および隣接発電素子
の記録データＤ、、　Ｄ−１，Ｄ工と、サーミスタ３の
出力ＴｈをＡ／Ｄ変換器８で変換して得られたサーマル
ヘッド基板温度のディジタルデータＴｈ’　と、蓄熱メ
モリ４がら読み出された蓄熱データＥｓとは、アドレス
として順次印加エネルギー決定ルックアップテーブル（
ＬＵＴ）９に入力される。

印加エネルギー決定ＬＵＴ９には、上記印加エネルギー
決定法に基づき、六方値に対する記録エネルギーＥｐお
よび補正エネルギーＥｒをあらがしめ計算して記憶させ
てあり、アドレス六方値に応じた値を順次出方するよう
になっている。

また、第４図に示すように、記録エネルギーＥｐおよび
補正エネルギーＥｒの決定を別々のＬＵＴで行うことも
可能である。この場合、記録エネルギー決定ＬＵＴＩＯ
のアドレス六方には、隣接発熱素子の記録データＤ−１
．Ｄ工が不要であり、逆に補正エネルギー決定ＬＵＴＩ
Ｉでは、蓄熱データＥｓを必要としないので、必要なＬ
ＵＴの記憶容量が減少する。

ところで、サーマルヘッドの各発熱素子の印加エネルギ
ーの制御は、通常通電時間または印加電圧もしくはその
両方を変化させて行っている。本実施例では、以下通電
時間によりエネルギー制御を行うものとし、印加エネル
ギー、蓄熱エネルギー等も時間データとして説明を行う
。

サーマルヘッド６の各発熱素子の抵抗値は均一ではなく
、この値のバラツキが大きくなると、同一時間通電して
も発生する熱エネルギーに差がでるため補正が必要とな
る。

第５図は、抵抗補正を行う回路の一例を示すブロック図
である。

抵抗補正値メモリ１２には、各発熱素子それぞれについ
て、抵抗値に基づく補正値ΔＥが記憶されており、印加
エネルギー演算回路２の出力に対応して記録データＤ。

が１″の場合のみ読み出された補正値ΔＥは、補正エネ
ルギーＥｒと加算器１３で加算され、エネルギー制御回
路５に入力される。補正値ΔＥは、各発熱素子が目標エ
ネルギーを発生するのに必要な通電時間と、平均抵抗値
で同じ目標エネルギーの発生に必要な通電時間との差で
あり、正または負の値をもつ。同様に、加算器１３の出
力Ｅｒ’も負の値をもつ可能性があるが、第１図に示す
エネルギー制御回路５では、記録エネルギーＥｐと抵抗
値補正を含めた補正エネルギーＥｒ’　との２つの値を
総合して最終的な印加エネルギーを決定するので、印加
エネルギーが負になることはない。

第１図において、印加エネルギー演算回路２から出力さ
れた記録エネルギーＥｐは、対応する発熱素子の蓄熱デ
ータＥｓとともに、蓄熱演算回路７に順次入力され、１
ライン記録周期後の当該発熱素子の蓄熱データＥｓ’が
演算され、蓄熱メモリ４に順次出力される。蓄熱メモリ
４では、１１次入力される蓄熱データＥｓ’　により、
記憶内容を逐次更新する。蓄熱演算回路７では１例えば
次の（２）式の演算を行い、１ライン記録周期後の蓄熱
データを決定する。

Ｅ　ｓ’　＝ＫｉＥ　ｓ＋に、Ｅｐ・・・・・・（２）
ここで、Ｋ工、に２は１ライン記録周期しこよって決ま
る係数であり、Ｋ１は蓄熱エネルギーＥｓの減少率であ
り、Ｋ２は記録エネルギーＥＰが蓄熱エネルギーＥｓの
増加に寄与する率である。

蓄熱演算回路７の具体的構成につし１て第６図および第
７図を参照して説明する。

第６図は、蓄熱演算回路の一構成例を示すブロック図、
第７図は、蓄熱演算回路の他の構成例を示すブロック図
である。

第６図に示すように、順次入力される蓄熱データＥｓお
よび記録エネルギーＥｐは、乗算器１４および乗算器１
５でそれぞれに□倍、Ｋ２倍され、加算器１６で加算さ
れ、ファーストイン・ファーストアウトメモリ（ＦＩＦ
Ｏ）１７にこ書き込まれる。

ここで、蓄熱データＥｓを記憶するのにＦＩＦ０１７を
使用しているが、これは、蓄熱データＥＳは順次高速に
読み出しおよび書き込みを行う必鬼要があり、また書き
込みと読み出し力１５虫立番二行なえることが望ましい
ためである。

他にも、第７−図に示すように、２つのラインバッファ
１８．１９の切り換えでＦＩＦＯ１７に替える方法もあ
る。また、第６図の例で、乗算器１４．１５および加算
器１６で行っている蓄熱演算を、蓄熱演算結果を記憶さ
せた蓄熱演算ＬＵＴ２０で行うようにしてもよい。

第１図において、エネルギー制御回路５では、印加エネ
ルギー演算回路２で決定された記録エネルギーＥｐおよ
び補正エネルギーＥｒから、各発熱素子への印加エネル
ギーを決定し、制御する。

前述のように１本実施例では、通電時間を変えることで
エネルギーを制御するものとする。

記録速度が高速化すると、より短時間のうちに、より緻
密なエネルギー制御を行うことが必要となる。エネルギ
ー制御について第８図ないし第１３図を参照して説明す
る。

第８図は、通電時間制御のタイミングチャート、第９図
は、通電パルスの組み合せを示す説明図、第１０図は、
通電パターンデータ並べ換え回路の−例を示すブロック
図、第１１図は、通電パターンデータ並べ換え回路の他
の例を示すブロック図。

第１２図は１通電パターンデータ並べ換え回路のさらに
他の例のより詳細な回路図、第１３図は、第１２図の通
電パターンデータ並べ換え回路の動作を示すタイミング
チャートである。

なお、エネルギー制御は、通電期間と冷却期間とに分け
てエネルギーを印加するが、制御方式は同じなので通電
期間におけるエネルギー制御のみ説明する。

通電期間を複数の区間に分割し、各分割区間ごとに異な
った重み付けをし、各区間ごとに′０″Ｉｔ　１　ｔＴ
データをサーマルヘッド６に転送して各発熱素子の通電
を行なうかどうかを制御する。このようにして、各発熱
素子ごとに通電する区間を選択し組み合せることにより
通電時間を制御する。

本実施例では、各分割区間の通電時間、つまり通電パル
ス幅で重み付けを行う。また、８個の区間に通電期間を
等分割した場合について説明するが、最小分割区間幅が
、サーマルヘッド６へ１回分のデータ転送を行うのに要
する時間によって制限を受ける他は、分割数等に制限は
なく、また等分割である必要もない。

８分割で通電時間の制御を行う場合、各分割区間の重み
を、１．１／２．１／４・・・１／６４，１／１２８と
すると制御可能なレベルが最も多くなる。このときの、
データ転送と通電パルスのタイミングチャートを、第８
図に示す。

Ｄ１〜Ｄ８は、各部分区間において各発熱素子に通電す
るかどうかを決定するｒｉ　Ｏ”　　ＩＩ　Ｉ　ＩＩデ
ータである。サーマルヘッド上には２段のシフトレジス
タが構成されており、１段目のシフトレジスタに順次転
送されてきたデータＤ１〜Ｄ８は、ラッチパルスＬＰＩ
〜ＬＰ８によって２段目のシフトレジスタに全データ同
時に転送される。各発熱素子の通電制御は、２段目のシ
フトレジスタのデータで行うので、通電中、例えば通電
パルスＰ１が加えられているときに、同時に次のデータ
Ｄ２が転送できるようになっている。第８図（ａ）のＰ
１〜Ｐ８は、１／１２８〜１の幅を持つ通電パルスであ
る。

上記の重み付けでは、実際に通電を行う時間、は、最大
でも通電期間の２５％以下となり、印加電圧を高くする
必要があるため、サーマルヘッドの寿命を低下させる。

また、あまり小さな幅の通電パルスは、効果が不安定な
ので望ましくない。そこで、例えば第９図に示す以下の
ような重み付けを考える。

２／３２．３／３２　、４／３２．８／３２　、１６／
３２　、３２／３２　、３２／３２　、３２／３２この
重み付けの例では、最大通電時間は通電期間の５０％以
上となる。通電時間は、第９図に示すような通電パルス
Ｐ１〜Ｐ８の組み合せで、変化させ、０〜１２９／３２
　（１／３２．１２８／３２は除く）の１２８段階に制
御できる。さらに、幅の小さな通電パルスの効果を安定
させるために、通電パルスＰ１〜Ｐ８の順番および分割
区間内でのパルスの位置を変える。第８図（ｂ）にその
−例を示す。小さな幅の通電パルスを大きな幅の通電パ
ルスの前に配置し、さらに各パルスを接近させて１つの
連続したパルスになるようにし、各通電パルスの効果を
高めている。

上記の方式で通電時間を制御する場合、印加エネルギー
Ｅを、それに対応する通電パターンデータＤに変換する
必要がある。これは、例えば第１０図ないし第１２図に
示すように、印加エネルギ、Ｅに対する通電パターンデ
ータＤが記憶された通電パターン変換ルックアップテー
ブル（ＬＵＴ）で行う。

第１０図ないし第１１図に示す通電パターンデータ並べ
換え回路は、第１図のエネルギー制御回路中に構成され
ている。

前述のように、最小分割区分幅は１回のデータ転送に要
する時間より短くはならないので、分割数を多くして緻
密なエネルギー制御を行うには、データ転送時間を短縮
化する必要がある。データ転送時間短縮化の方法として
は、例えば前記サーマルヘッド上の１段目のシフトレジ
スタを複数のブロックに分割し、各ブロックにそれぞれ
データ入力ラインを設けることで、複数のデータを同時
に転送するものがある。この方法だと、ｎブロツ夕にシ
フトレジスタを分割し、ｎ本のデータ入力ラインを持つ
場合、データ転送時間は１　／　ｎに短縮される。

しかし、印加エネルギーＥが連続的に転送されてくるた
め、通電パターン変換ＬＵＴから出力される通電パター
ンデータＤも連続的になる。ブロックごとに並列にデー
タ転送を行うためには、通電パターンデータＤの並べ換
えが必要となる。

第１０図に、通電パターンデータ並べ換え回路の一例を
示す。

第１０図の例では、４０９６個の発熱素子を持ち、それ
が各２５６個の１６のブロックに分割されている場合に
ついて説明する。

順次転送されてくる印加エネルギーＥは、通電パターン
変換ＬＵＴ２１によって通電パターンデータＤに変換さ
れ、各ブロックごとにメモリ２２−１からメモリ２２−
１６までの１６個のメモリに分割されて記憶される。こ
こで例えばＤ（０）は発熱素子Ｎｏ、１の通電パターン
データを示す。

次のライン記録周期に、メモリ２２−１〜２２−１６に
記録されたデータを読み出してサーマルヘッドにデータ
転送し記録を行う。したがって、メモリ２２−１〜２２
−１６は２個のラインバッファから構成され、ラインご
とに切り換えて書き込み、読み出しを行うようになって
いる。メモリ２２−１〜２２−１６から同時にｊ＠次デ
ータを読み出し、最初の分割区間の通電パルスＰ１に対
応するデータＤ１をデータセレクタ２３−１〜２３−１
６で選択し、サーマルヘッドに転送する。８分割区間に
対応し、メモリ２２−１〜２２−１６からは同じデータ
が８回読み出され、データセレクタ２３−１〜２３−１
６により、各通電パルスに対応したビットが選択される
。

上記例では、メモリ等が多数必要となり、コストの面か
らも回路の大きさという面からも望ましくない。

そこで、シフトレジスタとランダムアクセスメモリ（Ｒ
ＡＭ）とを用いた簡単な回路で通電パターンデータの並
べ換えを行う例を第１１図に示す。

第１１図の例では、印加エネルギーＥは、いつたん第１
のランダムアクセスメモリに係るＲＡＭ２４に１ライン
分記憶され、次のライン記録周期に読み出されて並び換
えが行なわれる。ＲＡＭ２４から読み出された印加エネ
ルギーＥは、通電パターン変換ＬＵＴ２１で通電パター
ンデータＤに変換され、各分割区間の通電パルスに対応
するビットデータＤ１〜Ｄ８が、それぞれシフトレジス
タ２５−１〜２５−８に入力される。

シフトレジスタ２５−１〜２５−８は、直列入力並列出
力形のものであり、８個データが蓄積されるごとにラッ
チ２６−１〜２６−８にラッチされ、順次節２のランダ
ムアクセスメモリに係るＲＡＭ２７−１またはＲＡＭ２
７−２に記憶される。

サーマルヘッドへのデータ転送および記録は、さらに次
のライン記録周期で行なわれる。したがって、ＲＡＭ２
４およびＲＡＭ２７−１．２７−２は、それぞれ２ライ
ン分あり、ラインごとに切り換えて書き込み、読み出し
を別々に行う。

第１２図に、その詳細な構成図を示し、さらに第１３図
のタイミングチャートを参照して、より詳しく動作説明
を行う。

ＲＡＭ２４から読み出された印加エネルギーＥは、ラッ
チ２８で整形され、通電パターン変換ＬＵＴ２１によっ
て通電パターンデータＤに変換され、各分割区間の通電
パルスＰ１〜Ｐ８に対応するビットデータＤ１〜Ｄ８が
、シフトレジスタ２５−１〜２５−８に入力される。以
上の動作は、基本クロックＳＣＫに同期して行なわれる
。ここで、ＲＡＭ２４の読み出すアドレスを、下記のよ
うに変化させる。

０、２５６．５１２．７６８．１０２４．・・・・・・
、３８４０゜１、２５７．５１３．７６９．１０２５．
・・・・・・、３８４１゜２５５．５１１，７６７．１
０２３．　　・・・・・・・・・、４０９５このように
すれば、シフトレジスタ２５−１に入力されるデータは
、 Ｄｉ（０）、　Ｄｉ（２５６）、Ｄｉ（５１２）、・・
・、ＤＩ　（３８４０）　、・・・となる。ここで、例
えばＤｉ　（０）は、発熱素子Ｎ０００の通電パルスＰ
１に対応する通電パターンデータである。シフトレジス
タ２５−２〜２５−８にも同様な順番で、順次データが
入力される。

シフトレジスタ２５−１〜２５−８の出力は８個データ
が蓄積されるごとに、クロックＬＣＫでラッチ２６−１
〜２６−８にラッチされる。ラッチ２６−１〜２６−８
はｏＣ（アウトプットユニトロール）付きで、ｏＣが１
７０　Ｉ＋の間だけラッチしているデータを出力する。

ラッチ２６−１〜２６−８にラッチされたデータは、Ｌ
ＯＧ１〜ＬＯＣ８の信号に従って順番に出力され、まず
最初にＲＡＭ２７−１に順次書き込まれる。チップセレ
クト信号Ｃ８Ｉ、Ｃ３２の切り換えにより、次の８個の
データはＲＡＭ２７−２に書き込まれる。チップセレク
ト信号Ｃ８Ｉ、Ｃ８２は交互に切り換わるようになって
いる。ＲＡＭ２７−１には下記表２のデータが順次書き
込まれる。

表 同様に、ＲＡＭ２７−２には、下記表３のデータが書き
込まれる。

表　　３ 一方、ＲＡＭ２７−１．２７−２に書き込むときのアド
レスを、以下のように変化させる。

０．２５６，５１２，１０２４．・・・・・・・・・・
・、１７９２゜１．２５７，５１３，１０２５．・・・
・・・・・・・・・、　１７９３表 ２５５．５１１，１０２３，１２７９．・・・・・・・
・・、２０４７このとき、ＲＡＭ２７−１およびＲＡＭ
２７−２には、下記表４，５のような並べ換えの完了し
たデータが記憶される。

表　　４ その後は、上記ＲＡＭ２７−１．２７−２に記憶された
データを同時に読み出し、サーマルヘッドの各ブロック
に並列に転送するだけでよい。

なお、上記並べ換えの例では、ＲＡＭ２４の読み出しア
ドレスおよびＲＡＭ２７−１．２７−２の書き込みアド
レスを変化させたが、別にＲＡＭ２４の書き込みアドレ
スやＲＡＭ２７−１．２７−２の読み出しアドレスを操
作してもよい。

また、サーマルヘッドは、４０９６発熱素子。

１６ブロツク分割のものとしているが、ラッチの数やア
ドレスの順序を変化させることにより、各種発熱素子数
やブロック分割数の異なるサーマルヘッドに容易に対応
できる。

さらに、上記通電期間の分割区間の重み付けは、通電時
間を変化させることにより行っているが、これは分割区
間の印加電圧を変化させて行なってもよく、また両者を
組み合せてもよい。

本実施例によれば、簡単な回路で蓄熱演算および緻密な
エネルギー制御が簡単となる。

［発明の効果コ 以上で述べたように、本発明によれば、簡単な回路で正
確な蓄熱補正効果が得られ、高速、高精細記録時にも低
コストで高画質な記録画像が得られるサーマルヘッドの
駆動装置を提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るサーマルヘッドの駆
動装置のブロック図、第２図は、記録画素配列を示す説
明図、第３図は、印加エネルギー演算回路の一構成例を
示すブロック図、第４図は。 印加エネルギー演算回路の他の構成例を示すブロック図
、第５図は、抵抗補正を行う回路の一例を示すブロック
図、第６図は、蓄熱演算回路の一構成例を示すブロック
図、第７図は、蓄熱演算回路の他の構成例を示すブロッ
ク図、第８図は、通電時間制御のタイミングチャート、
第９図は、通電パルスの組み合せを示す説明図、第１０
図は、通電パターンデータ並べ換え回路の一例を示すブ
ロック図、第１１図は、通電パターンデータ並べ換え回
路の例を示すブロック図、第１２図は、通電パターンデ
ータ並べ換え回路のさらに他の例のより詳細な回路図、
第１３図は、第１２図の通電パターンデータ並べ換え回
路の動作を示すタイミングチャートである。 １・・・周辺パターンバッファ、２・・・印加エネルギ
ー演算回路、３・・・サーミスタ、４・・・蓄熱メモリ
、５・・・エネルギー制御回路、６・・・サーマルヘッ
ド、７・・・蓄熱演算回路、９・・・印加エネルギー決
定ＬＵＴ、１０・・・記録エネルギー決定ＬＵＴ、１１
・・・補正エネルギー決定ＬＵＴ、２０・・・蓄熱演算
ＬＵＴ、２１・・・通電パターン変換ＬＵＴ、２４．２
７−１゜２７−２・・・ＲＡ　Ｍ、２５−１〜２５−８
・・・シフトレジスタ、２６−１〜２６−８・・・ラッ
チ。

Claims (1)

1. 【特許請求の範囲】 １、複数の発熱素子からなるサーマルヘッドに、記録デ
   ータに応じて各発熱素子の印加エネルギーを決定し制御
   するサーマルヘッドの駆動装置において、 入力される記録データを記憶するバッファメモリと、 サーマルヘッドの基板温度を検出する温度検出手段と、 １ライン記録周期ごとの各所定の記録時点における上記
   複数の発熱素子の蓄熱状態を記憶する蓄熱メモリと、 前記バッファメモリから出力される記録データと前記サ
   ーマルヘッドの基板温度検出手段から出力される温度情
   報と前記蓄熱メモリから出力される蓄熱情報とに基づき
   、各発熱素子に印加する記録エネルギーおよび補正エネ
   ルギーを決定する印加エネルギー演算回路と、 前記蓄熱メモリから出力される各発熱素子の蓄熱情報と
   前記印加エネルギー演算回路から出力される記録エネル
   ギーとから次ライン記録時の蓄熱情報を演算し、前記蓄
   熱メモリに入力して当該蓄熱メモリに記憶された蓄熱情
   報を逐次更新する蓄熱演算回路と、 前記印加エネルギー演算回路で演算された記録エネルギ
   ーおよび補正エネルギーに対応して上記サーマルヘッド
   の各発熱素子に加える電力を制御するエネルギー制御回
   路とを 設けたことを特徴とするサーマルヘッドの駆動装置。 ２、特許請求の範囲第１項記載のものにおいて、エネル
   ギー制御回路は、各通電サイクルを複数の期間に分割し
   、その分割された各期間における通電エネルギーを異な
   らせ、印加エネルギー演算回路の出力に応じて、前記複
   数に分割された通電期間のうち実際に通電する期間の組
   み合せを変えることにより、各発熱素子の印加エネルギ
   ーを制御するようにしたことを特徴とするサーマルヘッ
   ドの駆動装置。 ３、特許請求の範囲第１項記載のものにおいて、エネル
   ギー制御回路は、連続的に転送されるデータをいったん
   １ライン分記憶する第１のランダムアクセスメモリと、
   この第１のランダムアクセスメモリから出力されたデー
   タが順次入力される複数の直列入力並列出力シフトレジ
   スタと、この複数のシフトレジスタの出力を逐次記憶す
   る第２のランダムアクセスメモリとを備え、前記第１お
   よび第２のランダムアクセスメモリの読み出しおよび書
   き込み時のアドレスを操作することにより、複数のブロ
   ックに分割され各ブロックごとにデータの入力線を持つ
   サーマルヘッドに、前記連続的に転送されるデータをデ
   ータ転送するのに適した形に並べ換えるようにデータ変
   換回路を構成したことを特徴とするサーマルヘッドの駆
   動装置。 ４、複数の発熱素子からなるサーマルヘッドに、記録デ
   ータに応じて各発熱素子の印加エネルギーを決定し制御
   するサーマルヘッドの駆動装置であって、各通電サイク
   ルを複数の期間に分割し、その分割された各期間におけ
   る通電エネルギーを異ならせ、印加エネルギーの値に応
   じて前記分割された期間のうち実際に通電する期間の組
   み合せを変えることにより、サーマルヘッドの各発熱素
   子に印加するエネルギーを制御することを特徴とするサ
   ーマルヘッドのエネルギー制御手段。 ５、複数の発熱素子からなるサーマルヘッドに、記録デ
   ータに応じて各発熱素子の印加エネルギーを決定し制御
   するサーマルヘッドの駆動装置であって、連続的に転送
   されるデータをいったん１ライン分記憶する第１のラン
   ダムアクセスメモリと、この第１のランダムアクセスメ
   モリから出力されたデータが順次入力される複数の直列
   入力並列出力シフトレジスタと、この複数のシフトレジ
   スタの出力を逐次記憶する第２のランダムアクセスメモ
   リとを備え、前記第１および第２のランダムアクセスメ
   モリの読み出しおよび書き込み時のアドレスを操作する
   ことにより、複数のブロックに分割され各ブロックごと
   にデータの入力線を持つサーマルヘッドに、前記連続的
   に転送されるデータをデータ転送するのに適した形に並
   べ換えるように制御回路を構成したことを特徴とするエ
   ネルギー制御回路のデータ変換回路。