JPH0245930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0245930A JPH0245930A JP19695988A JP19695988A JPH0245930A JP H0245930 A JPH0245930 A JP H0245930A JP 19695988 A JP19695988 A JP 19695988A JP 19695988 A JP19695988 A JP 19695988A JP H0245930 A JPH0245930 A JP H0245930A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- layer
- oxide film
- polysilicon
- phosphor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052698 phosphorus Inorganic materials 0.000 claims description 13
- 239000011574 phosphorus Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 238000001039 wet etching Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にポリシリコ
ン層からなる導体層の形成方法に関する。
ン層からなる導体層の形成方法に関する。
従来、配線や電極等の導体層をポリシリコン層により形
成する場合、ポリシリコン層の形成は希望する膜厚に達
する迄連続的に成長させる方法が用いられていた。
成する場合、ポリシリコン層の形成は希望する膜厚に達
する迄連続的に成長させる方法が用いられていた。
上述した従来のポリシリコン層の成長方法では、第３図
に示すように、ポリシリコン層６をマスク５を用いてウ
ェットエツチングした際、等方的にエツチングが進行す
るため、エツチング後の断面形状は、−様に円弧を描き
、パターン精度が悪く、しかもこの上に後工程で形成す
る絶縁膜等のステップカバレッジが悪くなるという欠点
がある。
に示すように、ポリシリコン層６をマスク５を用いてウ
ェットエツチングした際、等方的にエツチングが進行す
るため、エツチング後の断面形状は、−様に円弧を描き
、パターン精度が悪く、しかもこの上に後工程で形成す
る絶縁膜等のステップカバレッジが悪くなるという欠点
がある。
本発明の半導体装置の製造方法は、ポリシリコン層を形
成したのちパターニングして導体層を形成する半導体装
置の製造方法において、前記導体層をリンの濃度が異な
る複数のポリシリコン層より形成するものである。
成したのちパターニングして導体層を形成する半導体装
置の製造方法において、前記導体層をリンの濃度が異な
る複数のポリシリコン層より形成するものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第１図（ａ）に示すようにシリコン基板上に形成さ
れた下地酸化膜１の上に、まず第１のポリシリコン層２
を成長させたのち、ガスを０２ガスに切り替え、表面を
わずかに酸化して酸化膜３を形成する。その後酸化膜３
上に第２のポリシリコン層４を成長させる。次にその表
面からリンを拡散する。リンは第２のポリシリコン層４
の表面から拡散していくが、薄い酸化膜３のために第１
のポリシリコン層２に拡散する量が制限される。
れた下地酸化膜１の上に、まず第１のポリシリコン層２
を成長させたのち、ガスを０２ガスに切り替え、表面を
わずかに酸化して酸化膜３を形成する。その後酸化膜３
上に第２のポリシリコン層４を成長させる。次にその表
面からリンを拡散する。リンは第２のポリシリコン層４
の表面から拡散していくが、薄い酸化膜３のために第１
のポリシリコン層２に拡散する量が制限される。
これにより第２のポリシリコン層４はリン濃度が濃く、
第１のポリシリコン層２はリン濃度が薄くなる。
第１のポリシリコン層２はリン濃度が薄くなる。
次に第１図（ｂ）に示すように、第２のポリシリコン層
４上にホトレジストからなるマスク５を形成したのち第
２及び第１のポリシリコン層をウェットエツチングする
。
４上にホトレジストからなるマスク５を形成したのち第
２及び第１のポリシリコン層をウェットエツチングする
。
ポリシリコン層中のリン濃度が濃くなると、エツチング
速度は増すため、第１図（ｂ）に示したように、第２の
ポリシリコン層４のエツチング量が多くなる。従って第
１及び第２のポリシリコン層から構成される導体層は、
第３図に示したものよりなだらかとなり、後工程におい
ての膜成長のステップカバレッジは良好なものとなる。
速度は増すため、第１図（ｂ）に示したように、第２の
ポリシリコン層４のエツチング量が多くなる。従って第
１及び第２のポリシリコン層から構成される導体層は、
第３図に示したものよりなだらかとなり、後工程におい
ての膜成長のステップカバレッジは良好なものとなる。
ポリシリコン膜の成長は２回に限らず、３回以上に分け
て成長させてもよく、この場合エツチング後の断面形状
はよりなだらかとなる。
て成長させてもよく、この場合エツチング後の断面形状
はよりなだらかとなる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
半導体基板上に形成された下地酸化膜１上に第１のポリ
シリコンＪ’１２Ａを成長したところでリンを拡散する
。この１＆第２のポリシリコン層４Ａを成長し再びリン
を拡散する。第１のポリシリコン層２Ａは先にリンが拡
散されているため、第２のポリシリコン層４Ａよりもリ
ン濃度は濃くなる。
シリコンＪ’１２Ａを成長したところでリンを拡散する
。この１＆第２のポリシリコン層４Ａを成長し再びリン
を拡散する。第１のポリシリコン層２Ａは先にリンが拡
散されているため、第２のポリシリコン層４Ａよりもリ
ン濃度は濃くなる。
このため、第２のポリシリコン層４Ａよりも第１のポリ
シリコン層２Ａの方がエツチング量は多くなり第３図に
示した従来のエツチング後の断面形状と比較して、より
垂直に近い形状となる。従ってパターン精度は良好なも
のとなる。
シリコン層２Ａの方がエツチング量は多くなり第３図に
示した従来のエツチング後の断面形状と比較して、より
垂直に近い形状となる。従ってパターン精度は良好なも
のとなる。
ポリシリコン層の成長とリンの拡散を３回以上行なえば
エツチング後の形状は第２図に示したものよりも、より
垂直に近い形状となり、パターン精度は更に向上する。
エツチング後の形状は第２図に示したものよりも、より
垂直に近い形状となり、パターン精度は更に向上する。
以上説明したように本発明は、ポリシリコン層の成長と
リンの拡散を組み合わせて導体層を形成することにより
、ポリシリコン膜のエツチング後の形状をより垂直に近
いものから、よりなだらかなものへと制御できる。従っ
て、パターン精度の向上した導体層や、後工程で形成す
る絶縁膜等のステップカバレッジを良好にするなだらか
な断面を有する導体層を形成することができる。
リンの拡散を組み合わせて導体層を形成することにより
、ポリシリコン膜のエツチング後の形状をより垂直に近
いものから、よりなだらかなものへと制御できる。従っ
て、パターン精度の向上した導体層や、後工程で形成す
る絶縁膜等のステップカバレッジを良好にするなだらか
な断面を有する導体層を形成することができる。
る。
１・・・下地酸化膜、２．２Ａ・・・第１のポリシリコ
ン層、３・・・酸化膜、４，４Ａ・・・・・・第２のポ
リシリコン層、５・・・マスク、６・・・ポリシリコン
層。
ン層、３・・・酸化膜、４，４Ａ・・・・・・第２のポ
リシリコン層、５・・・マスク、６・・・ポリシリコン
層。
Claims (1)
- ポリシリコン層を形成したのちパターニングして導体層
を形成する半導体装置の製造方法において、前記導体層
をリンの濃度が異なる複数のポリシリコン層より形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19695988A JPH0245930A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19695988A JPH0245930A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245930A true JPH0245930A (ja) | 1990-02-15 |
Family
ID=16366495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19695988A Pending JPH0245930A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| US5525540A (en) * | 1993-12-13 | 1996-06-11 | Nec Corporation | Method for manufacturing silicon layer having impurity diffusion preventing layer |
-
1988
- 1988-08-05 JP JP19695988A patent/JPH0245930A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| US5525540A (en) * | 1993-12-13 | 1996-06-11 | Nec Corporation | Method for manufacturing silicon layer having impurity diffusion preventing layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0245930A (ja) | 半導体装置の製造方法 | |
| JPH11111926A (ja) | 半導体素子のインダクタ製造方法 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPS63296353A (ja) | コンタクトホ−ル形成方法 | |
| JPH01143231A (ja) | 半導体装置の製造方法 | |
| JP3036031B2 (ja) | 半導体装置の製造方法 | |
| JPS63202953A (ja) | 半導体装置の製造方法 | |
| JPH04297036A (ja) | 半導体装置の製造方法 | |
| JPH1032264A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH01189162A (ja) | バイポーラトランジスタの製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPS5815249A (ja) | コンタクトホ−ル形成法 | |
| JPS63107020A (ja) | 半導体装置の製造方法 | |
| JPH02148847A (ja) | 半導体装置の製造方法 | |
| JPS5968950A (ja) | 半導体装置の製造方法 | |
| JPS61287233A (ja) | 半導体装置の製造方法 | |
| JPS63257249A (ja) | 半導体装置の製造方法 | |
| JPS61242058A (ja) | 多結晶シリコン抵抗の製造方法 | |
| JPH0210737A (ja) | トランジスタの製造方法 | |
| JPH03254141A (ja) | 半導体装置の製造方法 | |
| JPH02216828A (ja) | 半導体装置の製造方法 | |
| JPS63152170A (ja) | 半導体装置の製造方法 | |
| JPH02194523A (ja) | 半導体装置の製造方法 | |
| JPH0613355A (ja) | 半導体装置とその製造方法 | |
| JPS6030174A (ja) | 高周波用半導体装置の製造方法 |