JPS6030174A - 高周波用半導体装置の製造方法 - Google Patents
高周波用半導体装置の製造方法Info
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- JPS6030174A JPS6030174A JP13832183A JP13832183A JPS6030174A JP S6030174 A JPS6030174 A JP S6030174A JP 13832183 A JP13832183 A JP 13832183A JP 13832183 A JP13832183 A JP 13832183A JP S6030174 A JPS6030174 A JP S6030174A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明のう支術分野〕
本発明は、高周波用半導体素子の製造方法に係シ、特に
パターンの合わせ余裕を改善する方法に関する。
パターンの合わせ余裕を改善する方法に関する。
高周波用半導体素子として、従来、第１図に示すような
マイクロ（μ）波トランジスタと呼ばれているＮＰＮ形
のバイポーラトランジスタとか、第２図に示すようなＮ
チャンネル形の接合型電界効果トランジスタ（ＪＦＥＴ
）が用いられている。
マイクロ（μ）波トランジスタと呼ばれているＮＰＮ形
のバイポーラトランジスタとか、第２図に示すようなＮ
チャンネル形の接合型電界効果トランジスタ（ＪＦＥＴ
）が用いられている。
第１図のμ波トランジスタにおいて、１は１形シリコン
基板、２はＮ層シリコン、３はＰ形ベース領域、４は酸
化膜、５はエミツタ層、６はベースコンタクト層、７は
ポリシリコンエミッタ電極、８はエミッタ電極金穂（ア
ルミニウム）、９および１０はゲート電極金属（アルミ
ニウム）、１１はコレクタ成極金属（アルミニウム）で
ある。ここで注意すべきは、２個のベース電極金属９，
１０相互間部にぼりシリコンエミッタ電極（−ｒミッタ
拡散源）７が形成されていることである。
基板、２はＮ層シリコン、３はＰ形ベース領域、４は酸
化膜、５はエミツタ層、６はベースコンタクト層、７は
ポリシリコンエミッタ電極、８はエミッタ電極金穂（ア
ルミニウム）、９および１０はゲート電極金属（アルミ
ニウム）、１１はコレクタ成極金属（アルミニウム）で
ある。ここで注意すべきは、２個のベース電極金属９，
１０相互間部にぼりシリコンエミッタ電極（−ｒミッタ
拡散源）７が形成されていることである。
一方、第２図のＪＦＥＴにおいて、２１はＰ形シリコン
基板、２２はＮ層、２３および２４はＮ形高濃度層、２
５および２６はＰ形高濃度層、２６は酸化膜、２７はポ
リシリコンダート電極（ダート拡散源）、２８はダート
電極金属（アルミニウム）、２９はドレイン電極金属（
アルミニウム）、３θはソース電極金属（アルミニウム
）である。ここで注意すべきは、ドレイン電極金属２９
とソース電極金属３０との間にポリシリコンダート電極
２７が形成されていることである。
基板、２２はＮ層、２３および２４はＮ形高濃度層、２
５および２６はＰ形高濃度層、２６は酸化膜、２７はポ
リシリコンダート電極（ダート拡散源）、２８はダート
電極金属（アルミニウム）、２９はドレイン電極金属（
アルミニウム）、３θはソース電極金属（アルミニウム
）である。ここで注意すべきは、ドレイン電極金属２９
とソース電極金属３０との間にポリシリコンダート電極
２７が形成されていることである。
ところで、高周波用半導体装置の電極容量を減少させる
ため、素子の微油１化と同時に高集積化を行ない、素子
の・ぐターン寸法を縮少することが必要である。前記各
トランジスクにあっては、エミッタ・エミッタ間ピッチ
寸法、ダート・ケ゛−１・同ピツチ寸法を極端に短かく
するよう々工夫が々され、μ波トランジスタの場合には
上記ピッチ寸法が１０μ以下のものが実現されている。
ため、素子の微油１化と同時に高集積化を行ない、素子
の・ぐターン寸法を縮少することが必要である。前記各
トランジスクにあっては、エミッタ・エミッタ間ピッチ
寸法、ダート・ケ゛−１・同ピツチ寸法を極端に短かく
するよう々工夫が々され、μ波トランジスタの場合には
上記ピッチ寸法が１０μ以下のものが実現されている。
しかし、このようにピッチ寸法が小さくなればなる程、
パターンマスクの合わせ余裕が少なくなり、前記ポリシ
リコンエミッタ電極７とベース電極金属９，１０との間
、ポリシリコングーｌ−電極２７とドレイン電極金属２
９およびソース電極金属３０との間で短絡が生じ易くな
９、製造歩留シの低下を生じる欠点があった。
パターンマスクの合わせ余裕が少なくなり、前記ポリシ
リコンエミッタ電極７とベース電極金属９，１０との間
、ポリシリコングーｌ−電極２７とドレイン電極金属２
９およびソース電極金属３０との間で短絡が生じ易くな
９、製造歩留シの低下を生じる欠点があった。
本発明は上記の事情に鑑みてなされたもので、半導体装
置の微細化、高集積化を歩留り良く実現でき、半導体装
ｆｉｔの高周波特性を改ｑｇ−シ得る高周波用半導体装
置の製造方法を提供するものである。
置の微細化、高集積化を歩留り良く実現でき、半導体装
ｆｉｔの高周波特性を改ｑｇ−シ得る高周波用半導体装
置の製造方法を提供するものである。
即ち、本発明のｉ司周波用半尋体装置Ｉ′ｉの製造方法
は、所定の半導体層表−」に多結晶半導体層を形成し、
この多結晶半導体層を所定パターンをマスクにして部分
的にエツチングオフしたのち選択酸化を行ない、前記多
結晶半導体ＩＷのうち酸化されずに残った部分に選択的
にＮ型およびＰ型の不純物層を形成し、次いで上記不純
物層を拡散源として拡散し、前記半導体層表面に選択的
に電極を形成することを特徴とするものである。
は、所定の半導体層表−」に多結晶半導体層を形成し、
この多結晶半導体層を所定パターンをマスクにして部分
的にエツチングオフしたのち選択酸化を行ない、前記多
結晶半導体ＩＷのうち酸化されずに残った部分に選択的
にＮ型およびＰ型の不純物層を形成し、次いで上記不純
物層を拡散源として拡散し、前記半導体層表面に選択的
に電極を形成することを特徴とするものである。
以下、図面を参照して本発明の一実施例としてＮＰＮ形
トランジスタの製造工程を説明する。
トランジスタの製造工程を説明する。
先ず、第３図（ａ）に示すようにＮ層−型シリコン基板
３１上のＮ ）’ｎ 、９２の表面の一部にＰ層のベー
ス領域３３が形成されたシリコンウェハ上に、ドープさ
れていないポリシリコン膜３４を５０００ Ｘ ＠後堆
積し、その上にｌ酸化膜（Ｓ １０２ ）３５を数ｉ
１８度形成する。次に、上記酸化膜３５上に窒化シリコ
ン（ｓ １５Ｎ４ ）脱全１０００Ｘ前後堆積し、写真
蝕刻法によシ前記ベース領域３３の上方でベースコンタ
クト部およびエミッタコンタクト部に相当する位置にＳ
ｉ３Ｎ４膜ノぐターン３６を形成する。次に、第３図（
ｂ）に示すように上記５ｔ３Ｎ４ノー、ｏターン３６お
よびその面に残っているレジスト膜３７をエツチングマ
スクとして酸化膜３５をエツチングし、さらにプラズマ
エツチング法などによってポリシリコン膜３４を２００
０〜２５００Ｘ前後除去する。次に、上記レジストＭ３
７を剥離し、たとえばウェット雰囲気中で１０″ＯＯ℃
で１０分１…酸化する。これによって選択酸化が行なわ
れ、前記ポリシリコン３４のうチ前記５１３Ｎ４膜パタ
ーン３６下の部分を残して他の部分が酸化されて第３図
（ｃ）に示すように酸化膜３８が形成される。そして、
上記５ｔ３Ｎ４／’？ターン３６およびその下の酸化膜
３５をエツチングオフする。
３１上のＮ ）’ｎ 、９２の表面の一部にＰ層のベー
ス領域３３が形成されたシリコンウェハ上に、ドープさ
れていないポリシリコン膜３４を５０００ Ｘ ＠後堆
積し、その上にｌ酸化膜（Ｓ １０２ ）３５を数ｉ
１８度形成する。次に、上記酸化膜３５上に窒化シリコ
ン（ｓ １５Ｎ４ ）脱全１０００Ｘ前後堆積し、写真
蝕刻法によシ前記ベース領域３３の上方でベースコンタ
クト部およびエミッタコンタクト部に相当する位置にＳ
ｉ３Ｎ４膜ノぐターン３６を形成する。次に、第３図（
ｂ）に示すように上記５ｔ３Ｎ４ノー、ｏターン３６お
よびその面に残っているレジスト膜３７をエツチングマ
スクとして酸化膜３５をエツチングし、さらにプラズマ
エツチング法などによってポリシリコン膜３４を２００
０〜２５００Ｘ前後除去する。次に、上記レジストＭ３
７を剥離し、たとえばウェット雰囲気中で１０″ＯＯ℃
で１０分１…酸化する。これによって選択酸化が行なわ
れ、前記ポリシリコン３４のうチ前記５１３Ｎ４膜パタ
ーン３６下の部分を残して他の部分が酸化されて第３図
（ｃ）に示すように酸化膜３８が形成される。そして、
上記５ｔ３Ｎ４／’？ターン３６およびその下の酸化膜
３５をエツチングオフする。
次に、第３図（Ｃ）に示すように、ベースコンタクト部
をレノスト３９で扮い、ドーズ量３Ｘ１０ ｃｍ 以上
、加速電圧５０ ｆ（ｅＶでたとえばＡｓ十のイオン注
入を行なってエミッタコンタクト部のポリシリコン３４
１に不純物濃度１０ ” ｃｍ−３以上を得る。次に、
上記レジスト３９を剥離し、第３図（ｄ）に示すように
エミッタコンタクト部をレジスト４θで覆い、ドーズ量
３Ｘ１０ ｃｍ 以上、加速電圧５０ＫｅＶでたとえば
Ｂ＋のイオン注入を行なってベースコンタクト部のポリ
シリコン”２＋３４３に不純物濃度１０ 口 以上を得
る。次に、上記レジスト４０を剥離し、１０００℃でエ
ミッタコントロール拡散を行なう。これによって、第３
図（ｅ）に示すように、ペース領域３３内にＮ形のエミ
ツタ層４１およびＰ形のベースコンタクト層４２゜４３
が形成されると共に、エミッタコンタクト部のポリシリ
コン３４１がＮ形のエミッタ電極となシ、ベースコンタ
クト部のポリシリコン”２＋３４３がＰ形のペース電極
となる。次に、アルミニウム等の金属でエミ、り金属電
極４４、ペース金属電極４５．４６を形成し、基板裏面
にコレクタ金属電極４７を形成する。この場合、第４図
に示すようにペース金属電極４５．４６はベースコンタ
クト層４２．４３の上方部に形成し、エミッタ金属電極
４４はエミツタ層４ノの上方部、つまシ上記ペース金属
電極４５．４６相互間部から離れた位置に形成しておシ
、このエミツタ層４１からエミッタ金属電極４４までポ
リシリコンエミッタ電極３４ ｔが横方向に延設されて
いる。
をレノスト３９で扮い、ドーズ量３Ｘ１０ ｃｍ 以上
、加速電圧５０ ｆ（ｅＶでたとえばＡｓ十のイオン注
入を行なってエミッタコンタクト部のポリシリコン３４
１に不純物濃度１０ ” ｃｍ−３以上を得る。次に、
上記レジスト３９を剥離し、第３図（ｄ）に示すように
エミッタコンタクト部をレジスト４θで覆い、ドーズ量
３Ｘ１０ ｃｍ 以上、加速電圧５０ＫｅＶでたとえば
Ｂ＋のイオン注入を行なってベースコンタクト部のポリ
シリコン”２＋３４３に不純物濃度１０ 口 以上を得
る。次に、上記レジスト４０を剥離し、１０００℃でエ
ミッタコントロール拡散を行なう。これによって、第３
図（ｅ）に示すように、ペース領域３３内にＮ形のエミ
ツタ層４１およびＰ形のベースコンタクト層４２゜４３
が形成されると共に、エミッタコンタクト部のポリシリ
コン３４１がＮ形のエミッタ電極となシ、ベースコンタ
クト部のポリシリコン”２＋３４３がＰ形のペース電極
となる。次に、アルミニウム等の金属でエミ、り金属電
極４４、ペース金属電極４５．４６を形成し、基板裏面
にコレクタ金属電極４７を形成する。この場合、第４図
に示すようにペース金属電極４５．４６はベースコンタ
クト層４２．４３の上方部に形成し、エミッタ金属電極
４４はエミツタ層４ノの上方部、つまシ上記ペース金属
電極４５．４６相互間部から離れた位置に形成しておシ
、このエミツタ層４１からエミッタ金属電極４４までポ
リシリコンエミッタ電極３４ ｔが横方向に延設されて
いる。
上述したような製造方法においては、ＳＩ３Ｎ４膜パタ
ーン３６をマスクにしてポリシリコン層３４の選択酸化
を行ない、エミッタコンタクト部におけるＮ形のポリシ
リコンエミッタ電極（エミッタ拡散源）３４１、ベース
コンタクト部におけるＰ形のポリシリコンペース＆＆３
４２゜３４３と、エミツタ層４１、ベースコンタクト層
４２．４３とを自己整合により製造しており、ペース電
極金属４５．４６相互間部にポリシリコンエミッタ電極
３４１が位置すること々く、このポリシリコンエミッタ
尤極３４１を（負方向へ延設してペース電極金属４５．
４６相互間部から離れた位置にエミッタ電極金属４４を
形成することができる。
ーン３６をマスクにしてポリシリコン層３４の選択酸化
を行ない、エミッタコンタクト部におけるＮ形のポリシ
リコンエミッタ電極（エミッタ拡散源）３４１、ベース
コンタクト部におけるＰ形のポリシリコンペース＆＆３
４２゜３４３と、エミツタ層４１、ベースコンタクト層
４２．４３とを自己整合により製造しており、ペース電
極金属４５．４６相互間部にポリシリコンエミッタ電極
３４１が位置すること々く、このポリシリコンエミッタ
尤極３４１を（負方向へ延設してペース電極金属４５．
４６相互間部から離れた位置にエミッタ電極金属４４を
形成することができる。
しだがって、ポリシリコンエミッタ電極３４１とベース
電極金属４５．４６との）やターン合わせ余裕を従来例
に比べて倍近くとることができ、ポリシリコンエミッタ
電極３４工とペース電極金属４５．４６との間の短絡が
少なくカシ、・歩留ルが大幅に向上する。即ち、エミッ
タ・エミッタ間ピッチが１０μ前後の現在のトランジス
タを歩留シ良く製造でき、さらに半分のピッチの５μで
製造することができ、これによって高集積化が可能とな
り、各種浮遊容量の低減が可能とな９、高周波特性の大
幅な改善が可能となる。また、エミツタ層４１の上方部
にエミッタ電極金属４４を設けることなく１．＋Ｃ４リ
シリコンエミッタ電極３４１のみを設けているので、エ
ミッタ電極容量を低減でき、高周波特性の改善を図るこ
とが可能である。また、選択酸化によってポリシリコン
エミッタ電極３４１の幅を現在の量産時の限界（１μ）
の半分の５μで製作することも可能となシ、この点でも
高周波特性の改善を図ることが可能である。
電極金属４５．４６との）やターン合わせ余裕を従来例
に比べて倍近くとることができ、ポリシリコンエミッタ
電極３４工とペース電極金属４５．４６との間の短絡が
少なくカシ、・歩留ルが大幅に向上する。即ち、エミッ
タ・エミッタ間ピッチが１０μ前後の現在のトランジス
タを歩留シ良く製造でき、さらに半分のピッチの５μで
製造することができ、これによって高集積化が可能とな
り、各種浮遊容量の低減が可能とな９、高周波特性の大
幅な改善が可能となる。また、エミツタ層４１の上方部
にエミッタ電極金属４４を設けることなく１．＋Ｃ４リ
シリコンエミッタ電極３４１のみを設けているので、エ
ミッタ電極容量を低減でき、高周波特性の改善を図るこ
とが可能である。また、選択酸化によってポリシリコン
エミッタ電極３４１の幅を現在の量産時の限界（１μ）
の半分の５μで製作することも可能となシ、この点でも
高周波特性の改善を図ることが可能である。
なお、上記実施例はＮＰＮ形のバイポーラトランジスタ
の製造方法を示したが、Ｎチャンネル形のＪＦＥＴにつ
いても上記実施例に準じた製法により、第５図に示すよ
うに゛ケ゛−トコンタクト部のＰ形のポリシリコン層゛
ｌ”ｉｇ 親（ケ゛−ト拡１１に源＞ ５１ Ｎ ド
レインコンタクト部のＮ形のポリシリコンドレイン電極
５２、ソースコンタクト部のＮ形のポリシリコンゲート
電極５３およびダート電極（Ｐ＋層）５４、ドレイン電
極（ｒｄ Ｈ’ｊ ）６６、ソース電極（Ｎ層 Ｊ脅）
５７を自己整合で形成でき、上記ポリシリコンケ９−ト
市極５ノをドレイン電極金属５８とンース′電極金属５
９との相互間部に位置させていないので、ポリシリコン
ゲート電極５１とドレイン電１夕金１．□ｊ１５８、ソ
ース電極金属５９とのＡターン合わせ余裕を充分大きく
とることができる。なお、６０はＰ″−シリコ、ン基板
、６ノはＰ＋脅、６２はＰ″一層、６３はＮ層、６４は
酸化膜、６５はケ゛−ド電極金属である。
の製造方法を示したが、Ｎチャンネル形のＪＦＥＴにつ
いても上記実施例に準じた製法により、第５図に示すよ
うに゛ケ゛−トコンタクト部のＰ形のポリシリコン層゛
ｌ”ｉｇ 親（ケ゛−ト拡１１に源＞ ５１ Ｎ ド
レインコンタクト部のＮ形のポリシリコンドレイン電極
５２、ソースコンタクト部のＮ形のポリシリコンゲート
電極５３およびダート電極（Ｐ＋層）５４、ドレイン電
極（ｒｄ Ｈ’ｊ ）６６、ソース電極（Ｎ層 Ｊ脅）
５７を自己整合で形成でき、上記ポリシリコンケ９−ト
市極５ノをドレイン電極金属５８とンース′電極金属５
９との相互間部に位置させていないので、ポリシリコン
ゲート電極５１とドレイン電１夕金１．□ｊ１５８、ソ
ース電極金属５９とのＡターン合わせ余裕を充分大きく
とることができる。なお、６０はＰ″−シリコ、ン基板
、６ノはＰ＋脅、６２はＰ″一層、６３はＮ層、６４は
酸化膜、６５はケ゛−ド電極金属である。
上述したように本発明の高周波用半導体装置の製造方法
によれば、半導体装置の微細化、高集積化を歩留シ良く
実現でき、半導体装１６の高周波特性を大幅に改善する
ことができる。
によれば、半導体装置の微細化、高集積化を歩留シ良く
実現でき、半導体装１６の高周波特性を大幅に改善する
ことができる。
第１図は従来のμ波トランジスタを示す断面図、第２図
は従来の接合型電界効果トランジスタを示す断面図、第
３図（ａ）乃至第３図（ｅ）は本発明の高周波用半導体
装置の製造方法の一実施例に係るμ波トランジスタの製
造工程を説明するために示す断面図、第４図は第３図（
ｅ）の斜視図、第５図は本発明の他の実施例によシ或造
された接合型電界効果トランジスタの要部断面および上
面を示す斜視図である。 ３２・・・半導体層（Ｎ形）、３３・・・ペース領域（
Ｐ形）、３４・・・ポリシリコン、３４１ ・・・ホリ
シリコンエミソタ電極（Ｎ形）１．”１４２．３４３・
・・ポリシリコンベース＆［（Ｐ形）、３５゜３８・・
・酸化膜、３６・・・Ｓ ｉ ５Ｎ４膜パターン、３７
゜３９．４０・・・レジストパターン、４１・・・エミ
ッ１１Ｕ、４２．４：ａ・・・ベースコンタクト層、４
４・・・エミッタ電極金属、４５．４６・・・ベース電
極金総、５１・・ポリシリコンゲート電極（Ｐ形）、５
２・・・ポリシリコンドレイン′１ユ極（Ｎ形）、５３
・・・ＩリシリコンソースＥＩＶ４＠ （ＮＪｌｔ ）
、５４・・・ダート電極（Ｐ＋層）、５６・・・ドレ
イン正面（Ｎ土層）、５７・・・ソース電（血（Ｎ＋ハ
Ｊ）、５８・・・ドレイン′Ｆ１を他金属、５９・・・
ソース４極金属、６３・・・Ｎ形半導体層、６４・・・
Ｍ化膜、６５・・・ダート電極金属。 出ｊｇＡ人代理人 弁理士 向 江 武 彦第１図 第
２図 第３図 第４図 第５図
は従来の接合型電界効果トランジスタを示す断面図、第
３図（ａ）乃至第３図（ｅ）は本発明の高周波用半導体
装置の製造方法の一実施例に係るμ波トランジスタの製
造工程を説明するために示す断面図、第４図は第３図（
ｅ）の斜視図、第５図は本発明の他の実施例によシ或造
された接合型電界効果トランジスタの要部断面および上
面を示す斜視図である。 ３２・・・半導体層（Ｎ形）、３３・・・ペース領域（
Ｐ形）、３４・・・ポリシリコン、３４１ ・・・ホリ
シリコンエミソタ電極（Ｎ形）１．”１４２．３４３・
・・ポリシリコンベース＆［（Ｐ形）、３５゜３８・・
・酸化膜、３６・・・Ｓ ｉ ５Ｎ４膜パターン、３７
゜３９．４０・・・レジストパターン、４１・・・エミ
ッ１１Ｕ、４２．４：ａ・・・ベースコンタクト層、４
４・・・エミッタ電極金属、４５．４６・・・ベース電
極金総、５１・・ポリシリコンゲート電極（Ｐ形）、５
２・・・ポリシリコンドレイン′１ユ極（Ｎ形）、５３
・・・ＩリシリコンソースＥＩＶ４＠ （ＮＪｌｔ ）
、５４・・・ダート電極（Ｐ＋層）、５６・・・ドレ
イン正面（Ｎ土層）、５７・・・ソース電（血（Ｎ＋ハ
Ｊ）、５８・・・ドレイン′Ｆ１を他金属、５９・・・
ソース４極金属、６３・・・Ｎ形半導体層、６４・・・
Ｍ化膜、６５・・・ダート電極金属。 出ｊｇＡ人代理人 弁理士 向 江 武 彦第１図 第
２図 第３図 第４図 第５図
Claims (1)
- 所定の半導体層表面に多結晶半導体層を形成する工程と
、上記多結晶半導体層上に酸化被膜を形成する工程と、
上記酸化被膜の上に絶縁物およびレジストのパターンを
形成する工程と、上記レジストおよび絶縁物のパターン
をマスクとして前記酸化被膜および多結晶半導体層を部
分的にエツチングオンする工程と、次に上記レジストの
パターンを除去し選択的に酸化する工程と、次に前記多
結晶半導体層の酸化されずに残った部分に選択的にＮ型
およびＰ型の不純物層を形成する工程と、次に上記不純
物層を拡散源として拡散し前記半導体層表面に選択的に
電極を形成する工程とを具備することを特徴とするｊ；
−Ｇ周波用半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832183A JPS6030174A (ja) | 1983-07-28 | 1983-07-28 | 高周波用半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832183A JPS6030174A (ja) | 1983-07-28 | 1983-07-28 | 高周波用半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030174A true JPS6030174A (ja) | 1985-02-15 |
Family
ID=15219164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13832183A Pending JPS6030174A (ja) | 1983-07-28 | 1983-07-28 | 高周波用半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002087735A (ja) * | 2000-09-08 | 2002-03-27 | Hanaoka Sharyo Kk | 傾斜リフト |
-
1983
- 1983-07-28 JP JP13832183A patent/JPS6030174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002087735A (ja) * | 2000-09-08 | 2002-03-27 | Hanaoka Sharyo Kk | 傾斜リフト |
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