JPH022971A - 論理解析器 - Google Patents

論理解析器

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JPH022971A
JPH022971A JP63302133A JP30213388A JPH022971A JP H022971 A JPH022971 A JP H022971A JP 63302133 A JP63302133 A JP 63302133A JP 30213388 A JP30213388 A JP 30213388A JP H022971 A JPH022971 A JP H022971A
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    • G06F11/25—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は論理信号を測定する論理解析器に関し、さら
に特定すると多くのターデッドから送出されるデータ信
号を時間に関係無く測定するための論理解析器に関する
。
（発明の背景） デジタル電子装置はそれと協同して複雑な機能χ実行す
る複数のマイクロプロセッサχ含んでなる。このような
装置乞開発し、検定し、さらにテストするために適当な
測定装置が必要である。
添付の第１図は通常使用されている論理解析器１４の構
成を示している。この装置４はクロック選択器１５をＨ
し、この選択器１５はその出力で、ターゲット１１から
送出されかつライン１２を介して解析器に供給される外
部クロック信号か、または解析器のクロック信号発掘器
１６によって供給される内部クロック信号かの何れかを
選択しかつ送出する。この装置は１だ、データライン１
３を介してターデッド１１から送出され、さらにクロッ
ク選択器の出力であるクロック信号によってサンプルさ
れる、データ信号を記憶するデータメモリ１７’＆有し
ている。この解析器１４はさらにトリガ制御器１８ケ有
している。メモリ１７へのデータ信号の記憶は、予め設
定されたトリガ条件が満たされるとトリガ制御器１８に
よって停止される。この論理解析器はさらに評価器１９
を有している。この評価器１９はデータ処理装置と入力
／出力装置からなり、記ｔはされたデータ信号を評価し
、・指示を入力し、さらに記憶されたデータ信号に対し
必要な説明を表示するように作動する。
世知の論理解析器のほとんどは、別個のターゲット、例
えば別個のマイクロプロセッサからのデータ信号のみを
測定し、トリガ制御器は異なったターゲットからのデー
タ信号間で時間関係を取ることが出来ない。
既知の論理解析器（ＥＰ−Ａ　　Ｏ１８１６１９）は第
１の解析部と第２の解析部とから成っている。
第１の解析部は、例えば、データ信号の第１のブロック
における状態解析のために用いられる。第２の解析部は
、例えば、データ信号の第２のブロックにおける時間解
析のために用いられる。第１の解析部は、２ｇ１の解析
部における全サンプリング信号の時間間隔を検出するた
めの時間測定回路と、測定された間隔を記憶するための
時間間隔メモリとから成っている。この論理解析器はさ
らに、時間差測定回路と時間差メモリとからなり、これ
らはそれぞれ第１の解析部と第２の解析部における記録
の両端間の時間間隔を測定し記憶するものである。時間
間隔メモリと時間差メモリに記憶され１こ値乞基礎にし
て、記録されたデータ信号のボストトリガ処理２行うこ
とによって、第１および第２の解析部によって記録され
たデータ信号の時間に関連した表現乞形成することが可
能となる。
しかしながら、このことは２個の解析部に対してのみ、
すなわち異なる２個のブロックのデータ信号に対しての
み可能である。この既知の論理解析器では、トリガ制御
に対して測定されたデータ信号間の時間関係は考慮され
得ない。
かくして、一般に多数の協同するマイクロプロセッサか
らなる複雑なデジタルシステムのテストあるいは検査で
は、多数の異なるマイクロプロセッサから送出されたデ
ータ信号における時間に関係のないデータまたにワード
ゾーンの実際の持続時間、すなわち、異なるターゲット
および／またはトリガおよび記録の制御のための基準と
してこのようなデータあるいはワードゾーン間の実際の
時間間隔を用いることが強く要望される。しかしながら
、既知の論理解析器ではこのようなことは不可能であり
、い１だこの要望を充分溝たすには至らなかった。
（発明の要約） したがってこの発明の目的は、上述の欠点ン除去するこ
とが可能な論理解析器乞提供することである〇 特許請求の範囲第１項に記載された論理解析器は上記問
題点を解決するものである。
この発明に基づく論理解析器は、対応するターゲットに
接続されさらに以下の回路構成からなる少なくとも１個
の獲得モジュールを有している：（ａ）一定周期の内部
クロック信号かあるいＱユターデットから送出される外
部クロック信号かの何れかｔ選択し、さらにその出力に
サンプルクロック信号として選択されたクロック信号を
出現させる、クロック選択器と； （ｂ）　　ターゲットから送出されさらにサンプルクロ
ック信号によってサンプルされるデータ信号を記憶する
ためのサンプルレジスタと； （ｃ）　　出力信号として各サンプリングにおけるサン
プリングの瞬間を特定するサンプル信号を送出すること
によってサンプルクロック信号に応答する、サンプル検
出器と； （ｄ）　　サンプルクロック信号に応答してサンプルレ
ジスタから読みだされかつ内部クロック信号によってサ
ンプルされるデータ信号を記憶する同期レジスタと、各
サンプリングの瞬間をマークするためのす／グルマーク
パルスを送出することによって、内部クロック信号とサ
ンプル信号に応答する論理回路、とからなる同期回路と
； ｔｅｌ　　同期回路の同期レジスタから読みだしたデー
タ信号を予め決められたパターンと比較しこれらが一致
する場合現象（イベント）に応答する出力信号を送出す
る、イベント検出器と；（ｆ）　　内部タイミング信号
に応答して同期レジスタから読みだされさらにその時間
位置が対応するサンプルマークパルスによってマークき
れるデータ信号を記憶させるための記録マークパルスを
出力信号として形成するために、トリガ制御器から送出
される制御信号と、イベント検出器の１またにそれ以上
の出力信号とおよび１またはそれ以上のサンプルマーク
パルス間の論理関係乞形成する、メモリｌ！ｉ制御器と
、および （ｇ）　　上記メモリ制御器によって制御され同期レジ
スタから読みだされるデータ信号を記憶するように作動
するデータメモリ。
この発明の好ましい実施例の特徴は従属の特許請求の範
囲に示されている。
この発明の論理解析器では、各ターゲットによって送出
されかつ論理解析器の出力に供給されるデータ信号がタ
ーゲットのクロック信号から得られる外部クロック信号
によっであるいは解析器の一定周期の内部クロック信号
によってサンプルされるかどうかに関係無く、多くの異
なるターゲット、例えばマイクロプロセッサ、からの時
間に関係しないデータまたけワードゾーンの実際の持続
期間、および／１だほこのゾーン間の実際の時間間隔ヲ
トリガ制御および記録制御のための基準として用いる事
を可能とした。同様の考察Ｚ１そのクロック信号が未知
の周期性乞有しかつこのクロック信号間の時間関係が同
様に未知であるような多数のターゲットにおけるデータ
信号を解析するのに適用することが出来る。
（実施例） 以下にこの発明の１実施例乞図面乞参照して説明する。
第２図はこの発明にかかる論理解析器の好ましい実施例
を示すものである。この装置は、多くの５％　得モジュ
ール２４．３４からなり、これらは対応する数のターゲ
ット２１，３１からのデータ信号を測定するのに用いら
れる。しかしながらこの発明の解析器の主要な効果は、
単一のターゲットからのデータ信号を測定するために単
一の獲得モジュールＺ用いる場合でも同様に得ることが
出来る。
説明乞簡単にするために、第２図には第１の獲得モジュ
ール２４と第２の獲得モジュール３４のみが示されてい
る。しかしながら論理的には、ｎを１かそれ以上とする
とき、ｎ個のこのようなモジュールを備えることが出来
る。
第２図から推測しうるように、獲得モジュールはそれぞ
れのターゲットに関連している。すなわち、モジュール
２４はターゲット２１に関連し、モジュール３４はター
ゲット３１に関連している。
各獲得モジュールはそれに関連するターゲットからデー
タ信号とクロック信号を受信する。データ信号はそれぞ
れ多数のライン２３．３３ｖ介して送信され、クロック
信号はそれぞれライン２２゜３２を介して送信される。
第２図の解析器はさらに、内部クロック信号発嘔器４３
、トリガ制御器４２、時間間隔測定回路４５、時間間隔
メモリ４４および評価器４１から構成され、この評価器
４１はデータ処理装置および入／出力装置とから構成さ
れている。
クロック信号発振器４３は一定周期の内部クロック信号
を形成し、この論理解析器の全内部機能手段はこの内部
クロック信号に基づいて作動する。
全獲得モジュール２４．３４等は同じ構成乞有しさらに
同じ方法で作動するため、以下にその詳細な説明をモジ
ュール２４についてのみ示す。獲得モジュールの同じ素
子は第２図で類似の符号を有している。例えばクロック
選択器は符号５１と５１′を有している。
モジュール２４はクロック選択器５１、サンプルレジス
タ５２、サンプル検出器５３、同期回路５４、データメ
モリ５５、メモリ制御器５６およびイベント検出器５７
から成っている。
選択器５１は、クロック信号発振器４３によって送出さ
れる一定周期の内部クロック信号かまたはターケ９ット
２１によって送出されかつライン２２乞介して送信され
る外部クロック信号の何れかの選択を行う、プログラム
可能なデ・マルチプレクサである。なおこの選択された
クロック信号ハ選択器５１によってサンプルクロック信
号として出力される。非同期サンプリング（時間解析モ
ード）では、発振器４３によって形成された内部クロッ
ク信号が用いられる。同期サンプリング（状態解析モー
ド）でにターゲットからの外部クロック信号が用いられ
る。
第６図に示すように、ｍ本のライン２３を介してターゲ
ット２１から到達するデータ信号はライン５８乞介して
選択器５１の出力から送出されるサンプルクロック信号
によってサンプルされ、サンプルデータとしてｍ本のラ
イン６１を介して同期レジスタに送られる。
サンプル検出器５３は、クロック選択器５１の出力から
送出されライン５Ｂによって供給されるサンプルクロッ
ク信号に応答して各サンプリングに対する出力信号とし
てその極性がサンプリングの瞬間に変化しそのために瞬
時に識別することができるサンプル信号χ送出する。第
４ν１に示すように、このサンプル検出器５３は例えば
、Ｄフリップフロップである。
第５図は同期回路５４の１実施例を示すものである。こ
の回路は、同期レジスタ７１と論理回路７２からなり、
この倫理回路７２Ｖｓ、第５図に示すように、Ｄフリッ
プフロップ７３．７４と排他的論理和回路７５とから成
っている。発振器４３かもの内部クロック信号はライン
６４ケ介してレジスタ７１とＤフリップフロップ７３．
７４のクロック入力に供給される。サンプルレジスタ５
２から得られるサンプルされたデータ信号は、発振器４
３からの内部クロック信号によって同期レジスタ７１に
おいてサンプルされ、ライン６２を介して同期データ信
号として送出される。論理回路７２においてサンプル検
出器５３から送出されかつライン６３を介してＤフリッ
プフロップ７３のＤ入力に供給されるサンプル信号も同
様に内部クロック信号によってサンプルされる。サンプ
ルマークパルスはしたがって論理回路１２の出力におい
て形成され、ライン６５を介して送出される。
このパルスはサンプル信号、したがってサンプリングの
時間に応答している。
第６図に示すように、イベント検出器５７は多数の比較
器７６．７７等で構成されている。これらの比較器は、
ニーデーがプログラムしたパターンとライン６２を介し
て送信されるデータ信号と乞比較し、これらが一致する
場合はイベントに応答する出力信号乞ライン７８’Ｙ介
して送出する。
メモリ制御器５６は、内部クロック信号に応答して同期
レジスタ１１から読みだされかつその時間位置が対応す
るサンプルマークパルスによってマークされるデータ信
号ｔデータメモリ５５中に記憶させるための記録マーク
パルスを出力信号として形成し、ライン６６を介して送
信させるために、トリガ制御器４２によって送出され多
数の獲得モジュール２４．３４等に共通な制御信号と、
イベント検出器５７０１個またほそれ以上の出力信号と
さらに１またはそれ以上のサンプルマークパルスとの論
理的な結合を形成する。
第８図はメモリ制御器５６の構成を示している。
この回路は、インバータ８７．アンドデート８８．８９
およびプログラム可能な選択器８６からなる。
メモリ制御器５６は、入力信号として、ライン６５を介
してサンプルマークパルスと、ライン７８を介してイベ
ント検出器５７の出力信号とさらにライン６７−６９を
介してトリガ制御器４２によって送出される制御信号（
ＦｉＮＡＢＬＥ　。
５ＴＡＲＴ　、　　５ＴＯＰ　）とを受信する。これら
の入力信号をグログラムによって結合することにより、
メモリ制御１３５６ｔｌ、ライン６６を介してアンドデ
ート８９の出力に送出される記録マークパルスを形成す
る。
データメモリ５５は、記録マークパルスが内部クロック
信号の発生の瞬間に存在する場合、ライン６２Ｙ介して
同期回路５４中のレジスタγ１の出力から送出される同
期されたデータ信号を受（Ｆｔする。測定の終了後、デ
ータメモリ５５中に記憶されたデータは獲得されたデー
タ信号として評価器４１によって読みだされる。
第７図は、第２図のトリガ制御器４２の構成を示す図で
ある。制御器４２は、プログラム可能な選択器８１，８
２、イベントサンプル・カウンタ８３、時間カウンタ８
４およびデジタル比較器８５から構成嘔れる。トリガ制
テ１１器４２は以下の入力信号を受信する。すなわち、
これらはライン７８ｖ介して１または十れ以上のイベン
トに応答するイベント検出器５７の出力信号と、ライン
７９ｈ介して１またはそれ以上のサンプルマークパルス
と、およびライン４６を介してカウンタ８３、・８４の
クロック入力に供給される内部クロック信号である。補
正な入力信号に応答して選択器８１はカウンタ８３にイ
ネーブルまたはリセットパルスχ送信し、さらに選択器
８２はカウンタ８４にリセットパルスχ送信する。トリ
ガ制御器４２は、イベント、サンプルマークパルスおよ
びインパルスに対応するカウント信号によって、さらに
結果的なカウンタの状聾とニーデーによってプログラム
された値とＺ比較することによって、制御信号を形成す
る。ｉ　ＩＪガ制御器４２によって形成された制御信号
は、スタート、ストップおよびイネーブル信号から成っ
ている。これらの信号は対応するライン６７．６８．６
９ｆｔ介して比較器８５の出力から送出される。これら
の制御信号はメモリ制御器５６に供給される。
第９図は時間（間１９Ａ　）　１ｌｌｌｌ定回に’３　
Ａ　５　ノ＋＋＆成ン示す図である。この回路は、オア
ケ”−ト９１、時間カウンタ９２およびレジスタ９３か
ら成っている。
この回路４５は、内部クロック信号によってカウント乞
増加さゼるカウンタ９２によって、記録マークパルス間
の時間間隔を測定する。なおこの記号−＝ｒ−ｐパルス
に、オアデート９１の入力に供給されかつ任意の順序で
発生しさらに各棟の獲得モジュールから得られるもので
ある。この記りマークパルスが発生する場合、この回路
４５はレジスタ４９３に、このパルスおよびその時間間
隔を記憶させる。これらの信号は対応する各出力ライン
９４．９５を介して読み取られる。
回路４５によって測定される各時間間隔と時間間隔を終
了させる記録マークパルスは１間隔が終了するとメモリ
４４中に記憶される。これらの記憶されたデータは評価
器４１によって読みだされる。
ｖｇ１０図は評価器４１の構成を示す図である。
この装置は、中央処理装置（ｃＰＵ　）　１１３、リー
ドオンリーメモリ（ＲＯＭ　）’１１４、ランダムプク
セスメモリ（ＲＡＭ　）　１１５、キーボード１１２お
よび表示装ｖ１１１から成っている。これらの各ｔＭ　
Ｋ　ｉｓ’素はパスライン１０１によって相互接続され
ている。評価器４１はライン１０２，１０１を介して獲
得モジュールのデータメモリ５５．５５’等と時間メモ
リ４４とに接続されている。
評価器４１は、各獲得モジュールのデータメモリ５５中
と時間メモリ４４中に記憶された値を読み出し、さらに
例えば多数の獲得モジュールからのデータ信号を正確な
時間順でかつ正確な時間間隔で表示装置のスクリーン上
に任意のコーディングで表示することを可能にする０ この発明の他の実施例では、時間（間隔）測定回路４５
は記録マークパルス間の時間間隔では無く、測定の開始
時点から記録マークツくルスの発生時１での絶対時間を
記憶する。したがって測定された時間間１の終了もまた
マークされる。この実施例ではその後のデータ信号の評
価を著しく容易にする。
上述した論理解析器の更に他の実施例では、各獲得モジ
ュールはそれ自身の時間測定回路とそれ自身の時間間隔
メモリを有し、さらにこれらは、同様に各絶対時間を測
定し記憶する。この変形実施例では、したがって、第２
図に示した多数の獲得モぜニールに共通な時間（間隔）
測定回路４５と時間間隔メモリ４４を必要とはしない。
全ての時間ｆｉ１１定回路は測定の開始時点で同時に駆
動が開始烙れる。その結果、この場合共通の時間スケー
ルを定義することができる。この変形実施例ではその回
路構成において効果がある。
第２図に示すように、同じレジスタ５２の出力における
走査されたデータ信号の内部処種は、−定の内部クロッ
クによって作動される同期構造（アーキテクチャ−）に
よって実行される。したがってこの発明によれば、２段
階サンプリング方法が採用される。以下にこの方法ｔ１
第２図のフロック図と第１１図に示す信号パターンとｔ
ｔ参照して説明する。
第１１図は次の構成を有する実施例に関するものである
： データ信号は外部ターケ１ットより得られるクロック信
号によってサンプルされ、サンプルレジスタ５２内に導
入され； イベント検出器５７は、データ信号゛データｎのブロッ
ク１４１中に発生するパターンをシークするようにプロ
グラムされ、嘔らにあるいはパルス１４３が１イベント
ｎ′に対応する、対応出力信号１３７を形成し、さらに
、 メモリ制御器５６は、同期回路５４によって送出される
データ信号のブロック１４２が１イベントｎ”が存在す
る場合のみデータメモリ５５中に取り込１れるように、
プログラムされている。このために、記録マークパルス
１３８は、゛イベントｎ″に対応するパルス１４３が存
在する場合にのみ、サンプルマークパルス１４４から得
られる。
ターゲット２１から受信されるデータ信号は選択器５１
において選択されたサンプルクロック信号によってサン
プルされ、サンプルレジスタ５２に負荷される。第１１
図の例では、ターゲットから得られる外部クロック信号
１３１によるサンプリングが用いられている。サンプル
検出器５３の出力に送出されるサンプル信号１３３は各
サンプリングの極性を反対にし、その後サンプルレジス
タ５２中に記憶されたデータ信号１３２は、同期回路５
４中のサンプル信号１３３と共に内部クロック信号によ
って再びサンプルされ、さらにその後の全処理のために
同期される。１内部クロック期間の長さを有するサンプ
ルマークパルスが、各極性を反対にするためにサンプル
信号１３３から形成される。第１１図の波形１３６は、
サンプルフラッグと呼ばれるこのような多数のマークパ
ルスを示している。サンプルマークパルス１３１１ｍ、
次の処理ステージ、すなわちメモリ制御器５６およびト
リガ制御器４２、における同期されたデータ信号１３５
に並行して評価される。サンプルマークパルスはこれら
の処理ステージに、同期化によって失われた各サンプリ
ングの時間に関する時間情報を送出する。
記録フラッグとも呼ばれる記録マークパルスは、メモリ
制御器５６中でサンプルマークパルスから形成され、同
期されたデータ信号１３５はデータメモリ５５に転送さ
れる。
全ての獲得体２４．３４等の記録マークパルスの発生間
の時間間隔は、時間測定回路４５によって測定される。
この時間間隔および各記録マークパルスの発生は時間メ
モリ４４において記憶される。これらのデータは、異な
る獲得モジュールによって得られたデータ信号間の時間
関係を再構築し、これを正確なタイミングで、すなわち
評価器４１における絶対時間で表示する事χ可能にする
。
上述したように、この発明に基づく２段階走査方法は以
下の操作を可能にする： 主クロックの定義が必要なく、さらに全ターゲットのチ
ャンネル幅全体にわたって（一定周期の内部クロック信
号による内部処理によって）トリガワードを定義するこ
とが可能であるように、互いに非同期の関係でターゲッ
トのデータを特定し処理すること、および サンプルレジスタに供給されるクロック信号の期間に関
係無く全獲得モジュールにおいて常に同じ長さを有する
処理時間ン有すること。これは他の装置を正確に駆動す
ること（例えばエミュレータ、ワード発生器、オシロス
コープ等のリアルタイム結合）χ可能にする。
この発明に従った２段階方法の他の効果は、他のレジス
タを充填しまたは空にするのに外部クロックを必要とし
ないので、ファイルされたデータワードが失われないこ
とである。
次に第１２図〜第１６図を参照して、上述したこの発明
に基づく論理解析器が奏する作用効果、ないし、それに
よって得られる技術的成果についてさらに説明する。
例　　１ 第１２図に示すように、処理装置のデータおよびアドレ
ス信号１５２は、第１の獲得モジュール中に外部の処理
装置より得られるクロック信号１５１を用いて記録され
る：しかしながらその制御信号１５４は、第２の獲得モ
ジュール中に外部クロック信号と非同期関係の内部クロ
ック信号１５３と共に記録される。この記録は、イベン
ト１５５．１５６が同時に起こった場合トリガによって
終了する。なおこのイベントはニーデーによって予め定
義され、さらにデータおよびアドレス信号によって、あ
るいは制御信号によって得られるものである。第１２図
を参照すると、２個のイベント１５５，１５６は時間間
隔１５７において同時に存在する。
この実施例は、この発明によって、１個のトリガ制御器
において多数の異なるターゲットからのイベントヲ同時
に使用することが可能となることを示している。このタ
ーゲットより送出された信号はある部分が外部クロック
によって、およびある部分が内部クロックによってサン
プルされる。
このイベントの同時使用は、各梯の外部°クロック信号
が互いに非同期の関係にある場合であっても、ターデッ
ドから送出された信号がある特定のターゲットから未知
の周期で送出された外部クロック信号によってそれぞれ
サンプルされる場合に、可能である。
この結果は、先行技術、すなわち、互いに非同期の関係
にあるクロック信号と共に記録された各種のデータ信号
においてイベントＶ使用するために、トリガ制御器のク
ロック信号をある特定のターデッドのクロック信号から
得る必要がある既知の論理解析器に対して、利点ケ有し
ている。この先行技術でハ、トリガ制御器に対してイベ
ントのシーケンシャル（遂時的）な使用のみを許し、同
時使用は許されない。
例　　２ 第１３図ｙａ−参照して説明するように、この発明に基
づく論理解析器は、その開始時点が例えばイベント１６
４によってマークされておりさらにその終了の時点がイ
ベント１６５によってマークされているようなプログラ
ムの実行時間音管理する。
このために、イベン）１６４，１６５が発生するデータ
信号は、未知の周期性をもつ外部のターゲットより得ら
れたクロック信号１６１によってサンプルされる。これ
らの信号の記録は、測定された時間間隔１６６がニーデ
ーが定義した時間間隔よりも長いか或は短い場合に、ト
リかによって終了する。
この実施例は、この発明によって、外部ターゲットより
得られた未知の周期性を有するクロック信号と共に記録
が成される間に、イベント間の時間間隔が測定され、ト
リガ制御器中で用いられることが可能となることを示し
ている。既知の論理解析器では、このような時間間隔は
データ信号が既知の周期性を有する内部クロック信号と
共に記録される場合にのみ測定されるものである。
例　　３ 次に第１４図を参照して述べるように、この発明の論理
解析器は、多重処理システムにおいて、第２の処理装置
Ｂのパスに対する第１の処理装置Ａのアクセスに対応し
た信号パターンを記録する〇処理装置Ａは処理袋ｆｆｔ
Ｂからパスの制御を要求する為に要求信号１７２を出力
する。処理装置Ｂは制御信号を肯定応答信号１７４と共
に転送する。
処理装置Ａからの要求信号１７２は、処理装置Ａから送
出される外部クロック信号に゛よってサンプルされる。
処理装置Ｂからの肯定応答信号１７４は、処理装置Ｂか
ら送出される外部クロック信号によってサンプルされる
。クロック信号１７１゜１７３は相互に非同期である。
処理装置Ｂのパスへの処理装置Ａのアクセスに対応する
信号パターンの記録は、例えば要求信号１７２と肯定応
答信号１７４間の測定された時間間隔１７５がニーデ一
定義の時間間隔よりも長く或は短くなった場合に、トリ
ガによって終了する。
この発明の論理解析器では、多数の異なるターゲットの
データ信号におけるイベント間の時間間隔が記録中に測
定される。なお各データ信号は、対応するターゲットか
ら得られた未知の周期性を有する外部クロック信号によ
って走査される。
この実施例は、この発明に基づく論理解析器によって、
トリガ制御器において測定された時間間隔を利用するこ
とが可能となることを示している。
第１４図から明らかなように、この事実は各糧の外部ク
ロック信号が互いに非同期の関係にある場合であっても
、達成される。
例　　４ 次に第１５図′？：参照して述べるように、この発明の
論理解析器はターゲットから得られる外部クロック信号
１８１によってサンプルされル信号パターンの記録の為
に利用される。スタートイペンＩ信号１８２によってサ
ブプログラムを呼び出した後、さらに信号パターンの記
録の間に、ｎ個のデータ転送（イベントのカウント）１
８３がある特定の時間間隔１８４で出力レジスタに対し
て行われたかどうかがチエツクされる。ニーデーは予め
、時間スロット１８４のサイズ、データ転送（イベント
）の数ｎとおよびいかにしてトリガ制御器がそれらと反
応するか、を定義する。
この実施例は、この発明によって、記録がターゲットよ
り得られた未知の周期性を有する外部クロックと共にな
される間に、時間スロット内のまたはその外のイベント
数を計数し、この計数結果をトリガ制御に用いることが
可能となることを示している。
例　　５ 次に第１６図ｙａｌ−参照して説明するように、この発
明に基づく論理解析器は、各スタートイベントｆｇ号１
９１後に時間間隔１９６で発生するデータ信号１９４の
記録のために利用される。ニーず−は記録に先立って時
間間隔１９Ｇを定義する。第１６図より明らかなように
、データ信号はターデッドより得られる外部クロック信
号１９２によってサンプルされる。第１６図に示すサン
プルマークパルス１９３および記録マークパルス１９５
は記録中に形成される。
この実施例は、この発明によって、ターデッドから得ら
れた未知の周期性を有する外部クロック信号によって実
施される記録中に、時間スロットの内外でデータメモリ
５５中にサンプルされたデータ信号の転送を行うことに
よって、データ信号の記憶制御が可能となる事を示して
いる。しかしながら既知の論理解析器では、この転送、
したがってターゲットから得られた未知の周期性を有す
る外部クロック信号によってサンプルされるデータ信号
の記録は、イベントの存在によってのみ制御されうる。
例　　６ データメモリ５５中に記憶されかつ評価器４１によって
評価される信号？標準として、この発明の論理解析器で
は、多数のターゲットからのデータ信号の記録に関する
時間に関係した表示７行うことが出来る。なおこのデー
タ信号は、各種のクロック信号が互いに非同期の関係で
あっても、ターデッドから得られる未知の周期性２有す
る外部クロック信号によってサンプルされることが出来
る。上述した時間測定回路４５と時間メモリとを利用す
ることによって、データ信号の時間シーフェンスおよび
サンプリング間の定量的な時間間隔との両者を表示する
ことが可能となる。既知の論理解析器の場合には、サン
プリングの時間シーフェンスにおいてのみこのような記
録、すなわち互いに非同期のクロック信号によって２個
の具なるターゲットのデータ信号の記録、を表示するこ
とが可能である。しかしながら既知の論理解析器では、
サンプリング間の実際の時間間隔を定量的に夛示するこ
とは不可能である。
【図面の簡単な説明】
第１図は従来の論理解析器のブロック図、第２図はこの
発明にがかる論理解析器の一実施例の構成を示すブロッ
ク図、第３図から第１０図は第２図に示した回路の一部
分を示アブロック図、第１１図から第１６図はいくつか
の使用可能な状態における信号波形図である。 ２１．３１・・・ターゲット ２４．３４・・・獲得モジュール ト・・クロック選択器 ３・・・サンプル検出器 ６・・・メモリ制御器 １・・・同期レジスタ

Claims (8)

    【特許請求の範囲】
  1. （１）対応するターゲット（２１、３１）に接続された
    少なくとも１個の獲得モジュール（２４、３４）を有し
    、さらにこのモジュールは以下の（ａ）から（ｇ）に示
    す回路構成からなることを特徴とする論理解析器： （ａ）一定周期の内部クロック信号かあるいはターゲッ
    トから送出される外部クロック信号かの何れかを選択し
    、さらにその出力にサンプルクロック信号として選択さ
    れたクロック信号を出現させる、クロック選択器（５１
    ）と； （ｂ）ターゲットから送出されさらにサンプルクロック
    信号によつてサンプルされるデータ信号を記憶するため
    のサンプルレジスタ（５２）と； （ｃ）出力信号として各サンプリングにおけるサンプリ
    ングの瞬間を特定するサンプル信号を送出することによ
    つてサンプルクロック信号に応答する、サンプル検出器
    （５３）と； （ｄ）サンプルクロック信号に応答してサンプルレジス
    タから読み出されかつ内部クロック信号によつてサンプ
    ルされるデータ信号を記憶する同期レジスタと、各サン
    プリングの瞬間をマークするためのサンプルマークパル
    スを送出することによつて内部クロック信号とサンプル
    信号に応答する論理回路、とからなる同期回路（５４）
    と； （ｅ）同期回路の同期レジスタから読みだしたデータ信
    号を予め決められたパターンと比較し、それらが一致す
    る場合はこの現象（イベント）に対応した出力信号を送
    出する、イベント検出器（５７）と； （ｆ）内部タイミング信号に応答して同期回路から読み
    だされさらにその時間位置が対応するサンプルマークパ
    ルスによつてマークされるデータ信号を記憶させるため
    の記録マークパルスを出力信号として形成するために、
    トリガ制御器から送出される制御信号と、イベント検出
    器の１またはそれ以上の出力信号と、および１またはそ
    れ以上のサンプルマークパルス間の論理関係とを形成す
    るメモリ制御器（５６）と；および （ｇ）上記メモリ制御器（５６）によつて制御され同期
    レジスタ（７１）から読みだされるデータ信号を記憶す
    るように作動するデータメモリ。
  2. （２）イベント検出器の出力信号と、サンプルマークパ
    ルスおよび内部クロック信号のパルスをカウントするこ
    とによつて、さらに結果的なカウンタの状態を予め決め
    られた値と比較することによつて、獲得モジュールのメ
    モリ制御器に供給される制御信号を形成するトリガ制御
    器を有することを特徴とする請求項１に記載の論理解析
    器。
  3. （３）記録マークパルス間の時間間隔を測定するための
    時間測定回路（４５）と、測定された時間間隔および測
    定された時間間隔の終了をマークする記録マークパルス
    とを記憶する時間メモリ（４４）、とを有することを特
    徴とする請求項１に記載の論理解析器。
  4. （４）測定の終了後、データメモリ（５５）に記憶され
    たデータ信号と時間間隔メモリ（４４）に記憶された時
    間間隔とを読みだし処理するための評価器（４１）を有
    することを特徴とする請求項３に記載の論理解析器。
  5. （５）少なくとも２個の獲得モジュール（２４、３４）
    とこのモジュールに共通な数のトリガ制御器（４２）と
    を有することを特徴とする請求項１に記載の論理解析器
    。
  6. （６）トリガ制御器（４２）は、イベント検出器の出力
    信号と、サンプルマークパルスとおよび内部タイミング
    信号パルスとをカウントすることによつて、さらに結果
    的なカウンタの状態を予め決められた値と比較すること
    によつて、獲得モジュールのメモリ制御器に供給される
    制御信号を形成する事を特徴とする請求項５に記載の論
    理解析器。
  7. （７）獲得モジュール（２４、３４）によつて送出され
    る記録マークパルス間の時間間隔を測定するための時間
    測定回路（４５）と、さらに測定された時間間隔と測定
    された時間間隔の終了時をマークする記録マークパルス
    とを記憶するための時間間隔メモリ（４４）、とを有す
    ることを特徴とする請求項５に記載の論理解析器。
  8. （８）測定の終了後、データメモリ（５５）に記憶され
    たデータ信号と時間間隔メモリ（４４）に記憶された時
    間間隔とを読みだし処理するための評価器（４１）を有
    することを特徴とする請求項７に記載の論理解析器。
JP63302133A 1987-11-30 1988-11-29 論理解析器 Expired - Lifetime JPH0654345B2 (ja)

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