JPH02264353A - 二重化制御演算システム - Google Patents
二重化制御演算システムInfo
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- JPH02264353A JPH02264353A JP1085615A JP8561589A JPH02264353A JP H02264353 A JPH02264353 A JP H02264353A JP 1085615 A JP1085615 A JP 1085615A JP 8561589 A JP8561589 A JP 8561589A JP H02264353 A JPH02264353 A JP H02264353A
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- 102100033718 m7GpppX diphosphatase Human genes 0.000 claims 3
- 101100386719 Caenorhabditis elegans dcs-1 gene Proteins 0.000 claims 1
- 101150087322 DCPS gene Proteins 0.000 claims 1
- 101100386725 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DCS1 gene Proteins 0.000 claims 1
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100405322 Homo sapiens NSL1 gene Proteins 0.000 description 3
- 102100021532 Kinetochore-associated protein NSL1 homolog Human genes 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 101100076224 Pseudomonas putida (strain ATCC 47054 / DSM 6125 / CFBP 8728 / NCIMB 11950 / KT2440) mcpU gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、制御演算部を二重化したシステムにおいて、
二重化された制御演算部のどちら側−に制御権を与える
か（主系にするか）の切換え制御を行う二重化制御のた
めのａ能をそれぞれ制御演算部に設けるようにした二重
化制御演算システムに関する。
二重化された制御演算部のどちら側−に制御権を与える
か（主系にするか）の切換え制御を行う二重化制御のた
めのａ能をそれぞれ制御演算部に設けるようにした二重
化制御演算システムに関する。
〈従来の技術〉
第２図は、従来の二重化切換え制御装置の構成を示す概
念図である０図において、ＦＣｌ、Ｆｅ２は二重化され
た制御演算部、ＤＸＣはこれらの二重化された制御演算
部ＰＣＩ、Ｆｅ２からの信号やデータを監視して、ＰＣ
ｌ、Ｆｅ２のいずれか一方の制御演算部を主系として運
用状態にし”、他方の制御演算部を従系として待機状態
となるように構成されている。
念図である０図において、ＦＣｌ、Ｆｅ２は二重化され
た制御演算部、ＤＸＣはこれらの二重化された制御演算
部ＰＣＩ、Ｆｅ２からの信号やデータを監視して、ＰＣ
ｌ、Ｆｅ２のいずれか一方の制御演算部を主系として運
用状態にし”、他方の制御演算部を従系として待機状態
となるように構成されている。
また、２つの制御演算部Ｐｃｔ、ＦＣ２が共に例えばメ
モリに格納されているデーが揮発する等の原因により、
動作ができない状態にある場合（ノットレディ）、スイ
ッチなどの設定によりどちらかの制御演算部に、制御権
を与えるようにし、制御権を得たほうの制御演算部は、
内部の通信機能により上位計算機からメモリに対して立
ち上げに必要なデータをダウンロードできるようになっ
ている。
モリに格納されているデーが揮発する等の原因により、
動作ができない状態にある場合（ノットレディ）、スイ
ッチなどの設定によりどちらかの制御演算部に、制御権
を与えるようにし、制御権を得たほうの制御演算部は、
内部の通信機能により上位計算機からメモリに対して立
ち上げに必要なデータをダウンロードできるようになっ
ている。
〈発明が解決しようとする課題〉
このように構成される従来の二重化制御システムにおい
ては、二重化制御部ＤＸＣが必要な上に、二重化された
制御演算部の内の１だけをシステムから取り外して使用
する場合、スイッチを設定するなどの特別な操作を必要
するという煩わしさがあった。
ては、二重化制御部ＤＸＣが必要な上に、二重化された
制御演算部の内の１だけをシステムから取り外して使用
する場合、スイッチを設定するなどの特別な操作を必要
するという煩わしさがあった。
本発明は、この様な不具合に鑑みてなされたもので、そ
の目的は、専用の二重化制御部を必要とせず、二重化制
御機能を簡単な構成で実現すると共に、１つの制御演算
部だけによるシングルシステム構成にできる二重化制御
演算システムを実現することにある。
の目的は、専用の二重化制御部を必要とせず、二重化制
御機能を簡単な構成で実現すると共に、１つの制御演算
部だけによるシングルシステム構成にできる二重化制御
演算システムを実現することにある。
く課題を解決するための手段〉
前記した問題点を解決する本発明は、
制御演算部を二重化した二重化制御演算システムにおい
て、 演算及び制御を行うと共にその動作が正常に行えること
を示す信号（ＣＰＵＲＤＹ０）を出力するＣＰＵ部と、 上位との通信を行うと共にその動作が正常に行えること
を示す信号（ＣＯＭＲＤＹ）を出力する通信部と、 当該システムに通電後一定時間経過後にタイムアツプ信
号（Ｔ１）を出力するタイマーと、前記ＣＰＵからの動
作が正常に行えることを示す信号（ＣＰＵＲＤＹ０）と
、前記通信部からの動作が正常に行えることを示す信号
（ＣＯＭＲＤＹ）と、前記タイマーからのタイムアツプ
信号（Ｔ１）と、相手側制御演算部のＣＰＵ部からの動
作が正常に行えることを示す信号（ＣＰυＲＤＹ１）と
、自分側に制御権があることを示す信号（ＤＣＳ０）と
、相手側に制御権があることを示す信号（ＤＣ８Ｉ）を
入力し、これらの各信号の論理をとるロジック回路とを 備えて構成される。
て、 演算及び制御を行うと共にその動作が正常に行えること
を示す信号（ＣＰＵＲＤＹ０）を出力するＣＰＵ部と、 上位との通信を行うと共にその動作が正常に行えること
を示す信号（ＣＯＭＲＤＹ）を出力する通信部と、 当該システムに通電後一定時間経過後にタイムアツプ信
号（Ｔ１）を出力するタイマーと、前記ＣＰＵからの動
作が正常に行えることを示す信号（ＣＰＵＲＤＹ０）と
、前記通信部からの動作が正常に行えることを示す信号
（ＣＯＭＲＤＹ）と、前記タイマーからのタイムアツプ
信号（Ｔ１）と、相手側制御演算部のＣＰＵ部からの動
作が正常に行えることを示す信号（ＣＰυＲＤＹ１）と
、自分側に制御権があることを示す信号（ＤＣＳ０）と
、相手側に制御権があることを示す信号（ＤＣ８Ｉ）を
入力し、これらの各信号の論理をとるロジック回路とを 備えて構成される。
〈実施例〉
以下図面を用いて、本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す構成ブロック図である
０図において、Ｐｃｔ、Ｆｅ２は、二重化された第１．
第２の制御演算部で、その内部構成はいずれもほぼ同じ
構成となっている。
０図において、Ｐｃｔ、Ｆｅ２は、二重化された第１．
第２の制御演算部で、その内部構成はいずれもほぼ同じ
構成となっている。
第１．第２の制御演算部ＰＣＩ、ＦＣ２において、１１
．２１は演算及び制御を行うと共に、動作が正常に行え
る状態にあることを示す信号（ＣＰＵＲＤＹ０）を出力
するＣＰＵ部、１２．２２は上位との通信を図示してな
いデータバスを介して行うと共に、その動作が正常に行
える状態にあることを示す信号（ＣＯＭＲＤＹ）を出力
する通信部、１３．２３はシステムに通電をした後一定
時間（例えば５秒）経過してタイムアツプ信号（Ｔ１）
を出力するタイマーである。
．２１は演算及び制御を行うと共に、動作が正常に行え
る状態にあることを示す信号（ＣＰＵＲＤＹ０）を出力
するＣＰＵ部、１２．２２は上位との通信を図示してな
いデータバスを介して行うと共に、その動作が正常に行
える状態にあることを示す信号（ＣＯＭＲＤＹ）を出力
する通信部、１３．２３はシステムに通電をした後一定
時間（例えば５秒）経過してタイムアツプ信号（Ｔ１）
を出力するタイマーである。
１４．２４はどちらかの制御演算部に制御権を与えるた
めの信号（ＤＯ８）を出力する二重化制御機能を行うロ
ジック回路で、ここではそれぞれ５個のゲートで構成さ
れている。
めの信号（ＤＯ８）を出力する二重化制御機能を行うロ
ジック回路で、ここではそれぞれ５個のゲートで構成さ
れている。
すなわち、通信部１２（２２）から、動作が正常に行え
る状態にあることを示す信号（ＣＯＭＲＤＹ）が１つの
入力端に印加され、他の入力端にタイマー１３（２３）
からタイムアツプ信号（Ｔ１）が印加されるゲートＧ１
１（Ｇ２１）と、ゲートＧｌ １ （Ｇ２１ ＞からの
信号と自分側に制御権があることを示す信号（ＤＣＳ０
）がインバータＩＮＩＩ （ＩＮ２１）を介して印加さ
れるゲートＧ１２（Ｇ２２）と、ゲートＧ１２ （Ｇ２
２）からの信号と、相手側制御演算部のＣＰＵ部から、
その動作が正常に行えることを示す信号（ＣＰＵＲＤＹ
Ｉ）が、インバータｌＮ２２ （ＩＮ１２）とインバー
タｌＮ１３ （ＩＮ２３＞を介して印加されるゲートＧ
１３ （Ｇ２３）と、ゲートＧ１３（Ｇ２３）からの信
号とｃｐｕ部１１（２１）から、その動作が正常に行え
る状態にあることを示す信号（ＣＰＵＲＤＹ０）とが印
加されるゲートＧ１４ （Ｇ２４）と、ゲートＧ１４
（Ｇ２４）からの信号と相手側に制御権があることを示
す信号（ＤＣ８Ｉ）とを入力するゲートＧＩＯ（Ｇ２０
）とで構成されている。
る状態にあることを示す信号（ＣＯＭＲＤＹ）が１つの
入力端に印加され、他の入力端にタイマー１３（２３）
からタイムアツプ信号（Ｔ１）が印加されるゲートＧ１
１（Ｇ２１）と、ゲートＧｌ １ （Ｇ２１ ＞からの
信号と自分側に制御権があることを示す信号（ＤＣＳ０
）がインバータＩＮＩＩ （ＩＮ２１）を介して印加さ
れるゲートＧ１２（Ｇ２２）と、ゲートＧ１２ （Ｇ２
２）からの信号と、相手側制御演算部のＣＰＵ部から、
その動作が正常に行えることを示す信号（ＣＰＵＲＤＹ
Ｉ）が、インバータｌＮ２２ （ＩＮ１２）とインバー
タｌＮ１３ （ＩＮ２３＞を介して印加されるゲートＧ
１３ （Ｇ２３）と、ゲートＧ１３（Ｇ２３）からの信
号とｃｐｕ部１１（２１）から、その動作が正常に行え
る状態にあることを示す信号（ＣＰＵＲＤＹ０）とが印
加されるゲートＧ１４ （Ｇ２４）と、ゲートＧ１４
（Ｇ２４）からの信号と相手側に制御権があることを示
す信号（ＤＣ８Ｉ）とを入力するゲートＧＩＯ（Ｇ２０
）とで構成されている。
ここで２つの制御演算部ＰＣＩ、ＦＣ２内のゲートＧＩ
Ｏ，Ｇ２０はその出力（ＤＣ３Ｉ）を相互に他方のゲー
トの入力としていて、この２つのゲートはフリップフロ
ップ回路を構成している。
Ｏ，Ｇ２０はその出力（ＤＣ３Ｉ）を相互に他方のゲー
トの入力としていて、この２つのゲートはフリップフロ
ップ回路を構成している。
このために、両側の制御演算部共レディの場合、立ち上
がり時にどちらの側に制御権を与えるかは、先着優先と
なり、また、両側ともノットレディの時の制御権の取り
合いについても、ＣＯＭＲＤＹの先着優先となって、２
つの制御演算部の両者に同時に制御権を与えられること
がないようにしである。
がり時にどちらの側に制御権を与えるかは、先着優先と
なり、また、両側ともノットレディの時の制御権の取り
合いについても、ＣＯＭＲＤＹの先着優先となって、２
つの制御演算部の両者に同時に制御権を与えられること
がないようにしである。
ロジック回路１４ （２４）は、そこに印加される各信
号により、制御権を持っている場合と持っていない場合
で、制御権を獲得する条件及び、制御権を放棄する条件
が、（１）式及び（２）式で表されるように構成しであ
る。
号により、制御権を持っている場合と持っていない場合
で、制御権を獲得する条件及び、制御権を放棄する条件
が、（１）式及び（２）式で表されるように構成しであ
る。
制御権なし→制御権ありへの切換え条件（ＤＣＳ０を立
てる条件） ＣＰＵＲＤＹＯ容口Ｃ８１＋ＣＰｔ１ＲＤＹ１＊Ｃ０Ｈ
ＲＤＹ＊Ｔ１＊ＤＣ３１・ （１）制御権あり→制御
権なしへの切換え条件（ＤＣＳ０をおとす条件） ＤＣ３１＋ＣＰＵＲＤＹＯ＊ＣＰＵＲＤＹ’
−（２）このように構成し
た装置の動作を、制御権があることを示す信号ＤＣ３Ｏ
を立てる動作と、ＤＣ８Ｏをおとす動作とに分けて次に
説明する。
てる条件） ＣＰＵＲＤＹＯ容口Ｃ８１＋ＣＰｔ１ＲＤＹ１＊Ｃ０Ｈ
ＲＤＹ＊Ｔ１＊ＤＣ３１・ （１）制御権あり→制御
権なしへの切換え条件（ＤＣＳ０をおとす条件） ＤＣ３１＋ＣＰＵＲＤＹＯ＊ＣＰＵＲＤＹ’
−（２）このように構成し
た装置の動作を、制御権があることを示す信号ＤＣ３Ｏ
を立てる動作と、ＤＣ８Ｏをおとす動作とに分けて次に
説明する。
＜ＤＣＳ Ｏを立てる動作 ＤＣ３Ｏ＝Ｏ→１〉ＤＣ３
を立てる論理は前記（１）式で示される。
を立てる論理は前記（１）式で示される。
この（１）式にお、いて、第１項は通常の条件で、相手
制御演算部ＦＣが制御権を獲得していなくて（ＤＣ３１
＝０）、かつ自分の制御演算部のＣＰＵ部がレディ状ｆ
ｉ （ＣＰＵＲＤＹＯ＝１ ）の場合にＤＣ３Ｏを立て
る。この動作は、従来装置のものも同様である。
制御演算部ＦＣが制御権を獲得していなくて（ＤＣ３１
＝０）、かつ自分の制御演算部のＣＰＵ部がレディ状ｆ
ｉ （ＣＰＵＲＤＹＯ＝１ ）の場合にＤＣ３Ｏを立て
る。この動作は、従来装置のものも同様である。
第２項は、２つの制御演算部のＣＰＵ部１１゜２１が共
にノットレディの場合でも、どちらかが制御権を獲得し
、通信部１２まなは２２が通信動作可能とするためのも
ので、本発明において特徴ある動作となっている。
にノットレディの場合でも、どちらかが制御権を獲得し
、通信部１２まなは２２が通信動作可能とするためのも
ので、本発明において特徴ある動作となっている。
通電時において、例えばメモリの内容が揮発しているよ
うな場合には、上位計算機からの通信によってプログラ
ムがメモリにローディングされないとレディ状態になら
ない、従って、通電後、定時間は、２つの制御演算部の
ＣＰＵ部１１．２１が共にノットレディで、（１）式の
第１項の条件だけではどちらの制御演算部も制御権を獲
得できないし、通信部も通信動作不可のためにプログラ
ムのローディングもできない。
うな場合には、上位計算機からの通信によってプログラ
ムがメモリにローディングされないとレディ状態になら
ない、従って、通電後、定時間は、２つの制御演算部の
ＣＰＵ部１１．２１が共にノットレディで、（１）式の
第１項の条件だけではどちらの制御演算部も制御権を獲
得できないし、通信部も通信動作不可のためにプログラ
ムのローディングもできない。
通電後、一定の時間経過すると、タイマー１３（２３）
がタイムアツプして、Ｔ１信号が「１」となる、その結
果、例えば通信部１２または２２レデイであれば、（１
）式の第２項により、相手側に制御権がなく、かつ相手
側のＣＰＵ部がノットレディであることを条件に制御権
が獲得できる。
がタイムアツプして、Ｔ１信号が「１」となる、その結
果、例えば通信部１２または２２レデイであれば、（１
）式の第２項により、相手側に制御権がなく、かつ相手
側のＣＰＵ部がノットレディであることを条件に制御権
が獲得できる。
制御権を獲得した制御演算部の通信部は、その時点から
通信動作可能となり上位計算機からの通信によるプログ
ラムのローディングが可能となる。
通信動作可能となり上位計算機からの通信によるプログ
ラムのローディングが可能となる。
プログラムがローディングされたＣＰＵ部は、レディ状
態になり（ＣＰＵＲＤＹＯ＝１ ）通常動作状態となる
。
態になり（ＣＰＵＲＤＹＯ＝１ ）通常動作状態となる
。
＜ＤＣ８Ｏを落とす動作 ＤＣ３Ｏ＝１→０〉制御権が
あることを示す信号ＤＣ３Ｏを落とす論理は、（２）式
で示される。
あることを示す信号ＤＣ３Ｏを落とす論理は、（２）式
で示される。
この式は、制御権を持っている制御演算部が、自分のＣ
ＰＵ部がノットレディで、かつ相手の制御演算部のＣＰ
Ｕ部がレディ状態になった場合にのみ制御権を放棄する
ことを実現している。
ＰＵ部がノットレディで、かつ相手の制御演算部のＣＰ
Ｕ部がレディ状態になった場合にのみ制御権を放棄する
ことを実現している。
また、通常は有り得ないが、自分が制御権を獲得してい
る状態において、相手の制御演算部が何等かの原因で制
御権を獲得したような場合にも、制御権を式の第１項に
より放棄する。この様な論理により、２つの制御演算部
に同時に制御権を与えないようにしている。
る状態において、相手の制御演算部が何等かの原因で制
御権を獲得したような場合にも、制御権を式の第１項に
より放棄する。この様な論理により、２つの制御演算部
に同時に制御権を与えないようにしている。
なお、ここでＤＣ８Ｏを落とす論理に、通信部１２．２
３の状態を条件に入れていないのは、以下の理由による
。
３の状態を条件に入れていないのは、以下の理由による
。
すなわち、ＣＰＵ部の立ち上がり時の初期化処理のよう
な動作状態によっては、ＣＰＵＲＤγ０を立てない状態
において、通信部に初期化指令を出し一時的に通信部を
ノットレディ状態ににすることがあるが、この状態にお
いても制御権を移さないためである。
な動作状態によっては、ＣＰＵＲＤγ０を立てない状態
において、通信部に初期化指令を出し一時的に通信部を
ノットレディ状態ににすることがあるが、この状態にお
いても制御権を移さないためである。
また、ＣＰＵ部は正常動作を開始した後では、通信部に
対するＣＰＵ部の診断により（ＣＯＭＲＤＹの状態監視
を含む）、通信部の異常を検出でき、異常を検出した場
合は、ＣＰＵＲＤＹＯ信号を「０」 （ノットレディ）
とするように動作するためである。
対するＣＰＵ部の診断により（ＣＯＭＲＤＹの状態監視
を含む）、通信部の異常を検出でき、異常を検出した場
合は、ＣＰＵＲＤＹＯ信号を「０」 （ノットレディ）
とするように動作するためである。
以上のような動作により、システム運用中に、主系状態
にある制御演算部に故障が生じた場合は、２つのゲート
ＧＩＯ，Ｇ２０で構成される７９７１７９７１回路が反
転して、それまで待機状態にあった制御演算部側に動作
が切換えられる。この状態では、故障した側の制御演算
部をシステムから例えば修理のために取り外しても、故
障している相手側からのＣＰＵＲＤＹＩの状態はそのま
まで変化せず、従って７９７１７９７１回路は反転せず
、システムの運用に何等影響しない。
にある制御演算部に故障が生じた場合は、２つのゲート
ＧＩＯ，Ｇ２０で構成される７９７１７９７１回路が反
転して、それまで待機状態にあった制御演算部側に動作
が切換えられる。この状態では、故障した側の制御演算
部をシステムから例えば修理のために取り外しても、故
障している相手側からのＣＰＵＲＤＹＩの状態はそのま
まで変化せず、従って７９７１７９７１回路は反転せず
、システムの運用に何等影響しない。
〈発明の効果〉
以上詳細に説明したように、本発明によれば簡単なロジ
ック回路を付加すると共に、相手ｍｃｐＵ部からの状態
信号ＣＰＵＲＤＹも考慮して制御権の切換えを行うよう
にしたもので、２つの制御演算部がノットレディ状態で
も、どちら側かが制御権を獲得し、プログラム及びデー
タベースのローディングなどの動作を、特別な操作を必
要とせず行うことができる。
ック回路を付加すると共に、相手ｍｃｐＵ部からの状態
信号ＣＰＵＲＤＹも考慮して制御権の切換えを行うよう
にしたもので、２つの制御演算部がノットレディ状態で
も、どちら側かが制御権を獲得し、プログラム及びデー
タベースのローディングなどの動作を、特別な操作を必
要とせず行うことができる。
また、専用の二重化制御部が不要であり、シングル構成
で使用する場合もそのまま使うことができる。
で使用する場合もそのまま使うことができる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は従来装置の構成概念図である。 ２ Ｌ ＦＣｌ・・・第１の制御部、Ｆｅ２・・・第２の制御部
、１１．２１・・・ＣＰＵ部、１２．２２・・・通信部
、１３．２３・・・タイマー １４．２４・・・ロジック回路
図は従来装置の構成概念図である。 ２ Ｌ ＦＣｌ・・・第１の制御部、Ｆｅ２・・・第２の制御部
、１１．２１・・・ＣＰＵ部、１２．２２・・・通信部
、１３．２３・・・タイマー １４．２４・・・ロジック回路
Claims (2)
- （１）制御演算部を二重化した二重化制御演算システム
において、 演算及び制御を行うと共にその動作が正常に行えること
を示す信号（ＣＰＵＲＤＹ０）を出力するＣＰＵ部と、 上位との通信を行うと共にその動作が正常に行えること
を示す信号（ＣＯＭＲＤＹ）を出力する通信部と、 当該システムに通電後一定時間経過後にタイムアップ信
号（Ｔ１）を出力するタイマーと、前記ＣＰＵ部からの
動作が正常に行えることを示す信号（ＣＰＵＲＤＹ０）
と、前記通信部からの動作が正常に行える、ことを示す
信号（ＣＯＭＲＤＹ）と、前記タイマーからのタイムア
ップ信号（Ｔ１）と、相手側制御演算部のＣＰＵ部から
の動作が正常に行えることを示す信号（ＣＰＵＲＤＹ１
）と、自分側に制御権があることを示す信号（ＤＣＳ０
）と、相手側に制御権があることを示す信号（ＤＣＳ１
）を入力し、これらの各信号の論理をとるロジック回路
とを備えたことを特徴とする二重化制御演算システム、 - （２）ロジック回路は、自分側に制御権がない場合（Ｄ
ＣＳ０＝０）、（１）式の条件が満たされた場合自分側
への制御権を示す信号（ＤＣＳ０）を「１」として制御
権を獲得し、 自分側に制御権が有る場合（ＤＣＳ０＝１）、（２）式
の条件が満たされた場合自分側への制御権を示す信号（
ＤＣＳ０）を「０」として制御権を放棄するようにした
請求項１記載の二重化制御演算システム。 ＣＰＵＲＤＹ０＊＠ＤＣＳ１＠＋＠ＣＰＵＲＤＹ１＠＊
ＣＯＭＲＤＹ＊Ｔ１＊＠ＤＣＳ１＠・・・（１）ＤＣＳ
１＋＠ＣＰＵＲＤＹ０＠＊ＣＰＵＲＤＹ１・・・（２）
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085615A JP2965255B2 (ja) | 1989-04-04 | 1989-04-04 | 二重化制御演算システム |
| NL9000692A NL193573C (nl) | 1989-04-04 | 1990-03-23 | Duplex-computerstelsel. |
| KR1019900004120A KR920008284B1 (ko) | 1989-04-04 | 1990-03-27 | 듀플렉스 컴퓨터 시스템 |
| GB9006970A GB2231987B (en) | 1989-04-04 | 1990-03-28 | Duplex computer system |
| DE4010109A DE4010109C2 (de) | 1989-04-04 | 1990-03-29 | Duplexrechnersystem |
| US07/502,202 US5638507A (en) | 1989-04-04 | 1990-03-30 | Duplex computer system |
| BR909001530A BR9001530A (pt) | 1989-04-04 | 1990-04-03 | Sistema de computador duplo |
| CN 90101842 CN1024963C (zh) | 1989-04-04 | 1990-04-03 | 双计算机系统 |
| GB9222970A GB2259381B (en) | 1989-04-04 | 1992-11-03 | Duplex computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085615A JP2965255B2 (ja) | 1989-04-04 | 1989-04-04 | 二重化制御演算システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264353A true JPH02264353A (ja) | 1990-10-29 |
| JP2965255B2 JP2965255B2 (ja) | 1999-10-18 |
Family
ID=13863750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085615A Expired - Lifetime JP2965255B2 (ja) | 1989-04-04 | 1989-04-04 | 二重化制御演算システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2965255B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546422A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 現用予備の切り替え方式 |
-
1989
- 1989-04-04 JP JP1085615A patent/JP2965255B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546422A (ja) * | 1991-08-20 | 1993-02-26 | Fujitsu Ltd | 現用予備の切り替え方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2965255B2 (ja) | 1999-10-18 |
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