JPH1011102A - 二重化方式 - Google Patents
二重化方式Info
- Publication number
- JPH1011102A JPH1011102A JP8185555A JP18555596A JPH1011102A JP H1011102 A JPH1011102 A JP H1011102A JP 8185555 A JP8185555 A JP 8185555A JP 18555596 A JP18555596 A JP 18555596A JP H1011102 A JPH1011102 A JP H1011102A
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- Japan
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- cpu
- process input
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- Pending
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【課題】複合系計算機システムに使用される計算機（Ｃ
ＰＵ）を小型化するとともに、複数の計算機構成に対し
て構成する計算機（ＣＰＵ）の使用台数を極力少なく
し、高信頼性を確保する 【解決手段】マスタ・スレイブ関係にある第１と第２の
ＣＰＵ１と２をリンクバス８で接続することにより、第
１と第２のプロス入出力部５と６を第１のＣＰＵ１また
は第２のＣＰＵ２に接続する。
ＰＵ）を小型化するとともに、複数の計算機構成に対し
て構成する計算機（ＣＰＵ）の使用台数を極力少なく
し、高信頼性を確保する 【解決手段】マスタ・スレイブ関係にある第１と第２の
ＣＰＵ１と２をリンクバス８で接続することにより、第
１と第２のプロス入出力部５と６を第１のＣＰＵ１また
は第２のＣＰＵ２に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、二重化方式に関
し、特にマスタ・スレイブ関係にある計算機の二重化方
式に関する。
し、特にマスタ・スレイブ関係にある計算機の二重化方
式に関する。
【０００２】
【従来の技術】例えば、河川等の要所に設置された可動
式ゲートの開度を適宜調整するために計算機システムが
導入されている。このとき河川等の可動式ゲートは、自
動制御または制御指示に基づく手動制御が行われてい
る。
式ゲートの開度を適宜調整するために計算機システムが
導入されている。このとき河川等の可動式ゲートは、自
動制御または制御指示に基づく手動制御が行われてい
る。
【０００３】このような計算機システムは、各地のゲー
ト開度や、河川の水位、降雨量等の計測データの入出力
処理機能と、上位装置からのゲート目標開度指示による
ゲートの自動または手動開閉制御機能と、ゲート制御異
常時における制御シーケンスチェック機能と、監視操作
卓との監視制御インタフェース機能とを備える。更に、
このような計算機システムにおいては、入出力処理能力
の信頼を高めるため、複合系計算機即ち二重化システム
で構成されることが多い。特に集中豪雨等による災害に
備えるために、リアルタイムで関連情報を収集し、すみ
やかに各地のゲートの開度を指示制御する必要がある。
ト開度や、河川の水位、降雨量等の計測データの入出力
処理機能と、上位装置からのゲート目標開度指示による
ゲートの自動または手動開閉制御機能と、ゲート制御異
常時における制御シーケンスチェック機能と、監視操作
卓との監視制御インタフェース機能とを備える。更に、
このような計算機システムにおいては、入出力処理能力
の信頼を高めるため、複合系計算機即ち二重化システム
で構成されることが多い。特に集中豪雨等による災害に
備えるために、リアルタイムで関連情報を収集し、すみ
やかに各地のゲートの開度を指示制御する必要がある。
【０００４】特開昭５７ー１９６３３７号公報に開示さ
れている「プロセス入出力装置」の構成ブロックが図２
に示されている。図２を参照すると、この装置は、少な
くとも中央処理装置（ＣＰＵ）２０とメモリ２１とがダ
イレクト・メモリ・アクセス（ＤＭＡ）バス２２で接続
されてなる複数の計算機２３を備えた複合系計算機シス
テムであり、上記各ＤＭＡバス２２にそれぞれ接続さ
れ、対応する上記中央処理装置２０からの指令によって
動作可能状態となり、データ入出力許可期間中対応する
上記メモリ２１との間でデータ入出力制御を行うＤＭＡ
インタフェースコントローラ２４と、これら各ＤＭＡイ
ンタフェースコントローラ２４に対して上記データ入出
力許可をそれぞれ異なるタイミングで周期的に与えるタ
イマ回路２５と、プロセス入出力バス２６に接続された
複数の入出力ボード２７と、上記各ＤＭＡインタフェー
スコントローラ２４にそれぞれ接続されるとともに上記
プロセス入出力バス２６に共通接続され、該当する上記
ＤＭＡインタフェースコントローラ２４からの指令によ
り、指定された上記入出力ボード２７と該当ＤＭＡイン
タフェースコントローラ２４との間でデータ入出力を行
うプロセス入出力コントローラ２８と備え、上記各ＤＭ
Ａインタフェースコントローラ２４が上記複数の入出力
ボード２７をそれぞれ定められた順序で指定する如く構
成されている。
れている「プロセス入出力装置」の構成ブロックが図２
に示されている。図２を参照すると、この装置は、少な
くとも中央処理装置（ＣＰＵ）２０とメモリ２１とがダ
イレクト・メモリ・アクセス（ＤＭＡ）バス２２で接続
されてなる複数の計算機２３を備えた複合系計算機シス
テムであり、上記各ＤＭＡバス２２にそれぞれ接続さ
れ、対応する上記中央処理装置２０からの指令によって
動作可能状態となり、データ入出力許可期間中対応する
上記メモリ２１との間でデータ入出力制御を行うＤＭＡ
インタフェースコントローラ２４と、これら各ＤＭＡイ
ンタフェースコントローラ２４に対して上記データ入出
力許可をそれぞれ異なるタイミングで周期的に与えるタ
イマ回路２５と、プロセス入出力バス２６に接続された
複数の入出力ボード２７と、上記各ＤＭＡインタフェー
スコントローラ２４にそれぞれ接続されるとともに上記
プロセス入出力バス２６に共通接続され、該当する上記
ＤＭＡインタフェースコントローラ２４からの指令によ
り、指定された上記入出力ボード２７と該当ＤＭＡイン
タフェースコントローラ２４との間でデータ入出力を行
うプロセス入出力コントローラ２８と備え、上記各ＤＭ
Ａインタフェースコントローラ２４が上記複数の入出力
ボード２７をそれぞれ定められた順序で指定する如く構
成されている。
【０００５】かかる複合系計算機システムは、中央処理
装置２０からの要求によって起動され、メモリ２１と入
出力ボード２７との間のデータ入出力を行うプロセス入
出力装置であり、タイマ回路２５を設けることにより、
プロセス入出力バス２６を複数の中央処理装置２０に時
分割的に割り当てることができ、これによて、従来のバ
ススイッチを不要とすることができ、もって計算機の負
荷の軽減および処理速度の高速化を図るものである。
装置２０からの要求によって起動され、メモリ２１と入
出力ボード２７との間のデータ入出力を行うプロセス入
出力装置であり、タイマ回路２５を設けることにより、
プロセス入出力バス２６を複数の中央処理装置２０に時
分割的に割り当てることができ、これによて、従来のバ
ススイッチを不要とすることができ、もって計算機の負
荷の軽減および処理速度の高速化を図るものである。
【０００６】しかしながら、このような従来装置では、
プロセス入出力バス２６が２系統以上必要となる二重化
構成のシステムの場合は、図示された中央処理装置２０
の２台が１系統のプロセス入出力バス２６に接続される
ため、第２系統目を接続するためには、別の中央処理装
置等を有する計算機が必要となる。
プロセス入出力バス２６が２系統以上必要となる二重化
構成のシステムの場合は、図示された中央処理装置２０
の２台が１系統のプロセス入出力バス２６に接続される
ため、第２系統目を接続するためには、別の中央処理装
置等を有する計算機が必要となる。
【０００７】即ち、プロセス入出力バス２６が１系統増
えると、二重系用計算機が一式（２台）必要となるた
め、一般にプロセス入出力バスをｎ系統必要とする装置
構成の場合には、二重系用計算機が２×ｎ台必要とな
り、装置の実装スペースが増大し、コスト増加につなが
る等、経済性面での難点を抱えていた。またプロセス入
出力バス２６のデータを二重系計算機２３に対し、入出
力コントロールしているタイマ回路２５が故障すると、
プロセス入出力バスデータのバススイッチ機能が停止す
る為、二重系計算機２３は、２台共使用できなくなると
いう欠点があった。
えると、二重系用計算機が一式（２台）必要となるた
め、一般にプロセス入出力バスをｎ系統必要とする装置
構成の場合には、二重系用計算機が２×ｎ台必要とな
り、装置の実装スペースが増大し、コスト増加につなが
る等、経済性面での難点を抱えていた。またプロセス入
出力バス２６のデータを二重系計算機２３に対し、入出
力コントロールしているタイマ回路２５が故障すると、
プロセス入出力バスデータのバススイッチ機能が停止す
る為、二重系計算機２３は、２台共使用できなくなると
いう欠点があった。
【０００８】
【発明が解決しようとする課題】そこで、本発明の目的
は、複合系計算機システムに使用される計算機（ＣＰ
Ｕ）を小型化するとともに、複数の計算機構成に対して
構成する計算機（ＣＰＵ）の使用台数を極力少なくし、
高信頼性を確保した複合系計算機システム（二重化シス
テム）を提供することにある。
は、複合系計算機システムに使用される計算機（ＣＰ
Ｕ）を小型化するとともに、複数の計算機構成に対して
構成する計算機（ＣＰＵ）の使用台数を極力少なくし、
高信頼性を確保した複合系計算機システム（二重化シス
テム）を提供することにある。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
め本発明による二重化方式は、マスタ・スレイブ関係に
ある第１と第２の計算機と、第１と第２のプロセス入出
力部とがリンクバスで接続され、前記第１の計算機が故
障した際には、前記第１と第２のプロセス入出力部が前
記第２の計算機と接続されて構成される。
め本発明による二重化方式は、マスタ・スレイブ関係に
ある第１と第２の計算機と、第１と第２のプロセス入出
力部とがリンクバスで接続され、前記第１の計算機が故
障した際には、前記第１と第２のプロセス入出力部が前
記第２の計算機と接続されて構成される。
【００１０】また、本発明の他の態様による二重化方式
は、第１のＣＰＵと、前記第１のＣＰＵにリンクバスで
接続された第１のプロセス入出力制御部及び第１のプロ
セス入出力部と、前記第１のＣＰＵのマスタ動作に対し
てスレイブ動作を行う第２のＣＰＵと、前記第２のＣＰ
Ｕとリンクバスで接続された第２のプロセス入出力制御
部及び第２のプロセス入出力部と、前記第１と第２のＣ
ＰＵを介してリンクバスと接続されるリンクバスとを備
え、前記第１と第２のＣＰＵは、それぞれマスタ・スレ
イブとして動作し、前記第１のＣＰＵが故障した場合に
は、前記第２のＣＰＵが代わってマスタとして動作する
ように構成される。
は、第１のＣＰＵと、前記第１のＣＰＵにリンクバスで
接続された第１のプロセス入出力制御部及び第１のプロ
セス入出力部と、前記第１のＣＰＵのマスタ動作に対し
てスレイブ動作を行う第２のＣＰＵと、前記第２のＣＰ
Ｕとリンクバスで接続された第２のプロセス入出力制御
部及び第２のプロセス入出力部と、前記第１と第２のＣ
ＰＵを介してリンクバスと接続されるリンクバスとを備
え、前記第１と第２のＣＰＵは、それぞれマスタ・スレ
イブとして動作し、前記第１のＣＰＵが故障した場合に
は、前記第２のＣＰＵが代わってマスタとして動作する
ように構成される。
【００１１】ここで、前記第１のプロセス入出力部は前
記第１のプロセス入出力制御部を経由してマスタ動作す
る前記第１のＣＰＵに取り込まれ、前記第２のプロセス
入出力部は前記第２のプロセス入出力制御部を経由して
リンクバス通って前記第１のＣＰＵに取り込まれ、前記
第１のＣＰＵが故障した場合には、前記第２のＣＰＵが
マスタとなり、前記第１のプロセス入出力部は前記第１
のプロセス入出力制御部、リンクバスを経由して前記第
２のＣＰＵに取り込まれると共に、前記第２のプロセス
入出力部は前記第２のプロセス入出力制御部部とリンク
バスを経由して前記第２のＣＰＵに取り込まれる。
記第１のプロセス入出力制御部を経由してマスタ動作す
る前記第１のＣＰＵに取り込まれ、前記第２のプロセス
入出力部は前記第２のプロセス入出力制御部を経由して
リンクバス通って前記第１のＣＰＵに取り込まれ、前記
第１のＣＰＵが故障した場合には、前記第２のＣＰＵが
マスタとなり、前記第１のプロセス入出力部は前記第１
のプロセス入出力制御部、リンクバスを経由して前記第
２のＣＰＵに取り込まれると共に、前記第２のプロセス
入出力部は前記第２のプロセス入出力制御部部とリンク
バスを経由して前記第２のＣＰＵに取り込まれる。
【００１２】このように、本発明のゲート制御装置によ
る二重化方式では、二重系計算機のＣＰＵ相互間リンク
用バス機能の利用を図ることにより、前記目的を達成し
ている。
る二重化方式では、二重系計算機のＣＰＵ相互間リンク
用バス機能の利用を図ることにより、前記目的を達成し
ている。
【００１３】
【発明の実施の形態】本発明の一実施の形態を示す図１
のブロック図を参照すると、この二重化方式は、第１の
複合系計算機（以下第１のＣＰＵと称す）１と、第１の
ＣＰＵ１にリンクバス７で接続された第１のプロセス入
出力制御部（以下第１のＰＩＯ制御部と称す）３、第１
のプロセス入出力部（以下第１のＰＩＯ部と称す）５
と、第１のＣＰＵ１のマスタ動作に対してスレイブ動作
を行う第２のＣＰＵ２と、第２のＣＰＵ２とリンクバス
９で接続された第２のＰＩＯ制御部４、第２のＰＩＯ部
６と、第１と第２のＣＰＵ１と２を介してリンクバス
７、９と接続されるリンクバス８とを備える。
のブロック図を参照すると、この二重化方式は、第１の
複合系計算機（以下第１のＣＰＵと称す）１と、第１の
ＣＰＵ１にリンクバス７で接続された第１のプロセス入
出力制御部（以下第１のＰＩＯ制御部と称す）３、第１
のプロセス入出力部（以下第１のＰＩＯ部と称す）５
と、第１のＣＰＵ１のマスタ動作に対してスレイブ動作
を行う第２のＣＰＵ２と、第２のＣＰＵ２とリンクバス
９で接続された第２のＰＩＯ制御部４、第２のＰＩＯ部
６と、第１と第２のＣＰＵ１と２を介してリンクバス
７、９と接続されるリンクバス８とを備える。
【００１４】かかる構成において、第１と第２のＣＰＵ
１と２は、それぞれマスタ・スレイブとして動作してい
るが、仮に第１のＣＰＵ１が故障した場合には第２のＣ
ＰＵ２が代わってマスタとして動作する二重化方式とな
る。通常、第１のＰＩＯ部５は第１のＰＩＯ制御部３を
経由して、更にリンクバス７を通してマスタ動作する第
１のＣＰＵ１に取り込まれる。また第２のＰＩＯ部６は
第２のＰＩＯ制御部４を経由して、リンクバス９を通
り、更にリンクバス８を通って、第１のＣＰＵ１に取り
込まれる。
１と２は、それぞれマスタ・スレイブとして動作してい
るが、仮に第１のＣＰＵ１が故障した場合には第２のＣ
ＰＵ２が代わってマスタとして動作する二重化方式とな
る。通常、第１のＰＩＯ部５は第１のＰＩＯ制御部３を
経由して、更にリンクバス７を通してマスタ動作する第
１のＣＰＵ１に取り込まれる。また第２のＰＩＯ部６は
第２のＰＩＯ制御部４を経由して、リンクバス９を通
り、更にリンクバス８を通って、第１のＣＰＵ１に取り
込まれる。
【００１５】仮に、第１のＣＰＵ１が何等かの原因で故
障した場合には、第２のＣＰＵ２がマスタとなるため、
第１のＰＩＯ部５は第１のＰＩＯ制御部３、リンクバス
７、リンクバス８を経由して、第２のＣＰＵ２に取り込
まれると共に、第２のＰＩＯ部６は第２のＰＩＯ制御部
４、リンクバス９を経由して第２のＣＰＵ２に取り込ま
れる。
障した場合には、第２のＣＰＵ２がマスタとなるため、
第１のＰＩＯ部５は第１のＰＩＯ制御部３、リンクバス
７、リンクバス８を経由して、第２のＣＰＵ２に取り込
まれると共に、第２のＰＩＯ部６は第２のＰＩＯ制御部
４、リンクバス９を経由して第２のＣＰＵ２に取り込ま
れる。
【００１６】このように、第１と第２のＣＰＵ１と２
は、従来のようにデュアル動作をせず、マスタ・スレイ
ブ動作をしており、また従来のように時分割処理を行う
ことなく、リンクバスを採用しているため、簡単な構成
で二重化方式を実現できる。ここで、図１の構成を必要
に応じて複数用意することができる。
は、従来のようにデュアル動作をせず、マスタ・スレイ
ブ動作をしており、また従来のように時分割処理を行う
ことなく、リンクバスを採用しているため、簡単な構成
で二重化方式を実現できる。ここで、図１の構成を必要
に応じて複数用意することができる。
【００１７】
【発明の効果】以上説明したように、本発明の二重化方
式によれば、リンクバスを使用して、複数のＣＰＵをそ
れぞれマスタ・スレイブ動作させているため、簡単な構
成で高信頼性を確保した二重化方式を実現できる。
式によれば、リンクバスを使用して、複数のＣＰＵをそ
れぞれマスタ・スレイブ動作させているため、簡単な構
成で高信頼性を確保した二重化方式を実現できる。
【図１】本発明による二重化方式の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】従来の複合系計算機システムを示すブロック図
である。
である。
１、２ 複合系計算機（ＣＰＵ） ３、４ プロセス入出力制御部（ＰＩＯ制御
部） ５、６ プロセス入出力部（ＰＩＯ部） ７、８、９ リンクバス ２０ ＣＰＵ ２１ メモリ ２２ ＤＭＡバス ２３ 二重系計算機 ２４ ＤＭＡインタフェースコントローラ ２５ タイヌ回路（ＴＭ） ２６ プロセス入出力バス ２７ 入出力ボード
部） ５、６ プロセス入出力部（ＰＩＯ部） ７、８、９ リンクバス ２０ ＣＰＵ ２１ メモリ ２２ ＤＭＡバス ２３ 二重系計算機 ２４ ＤＭＡインタフェースコントローラ ２５ タイヌ回路（ＴＭ） ２６ プロセス入出力バス ２７ 入出力ボード
Claims (3)
- 【請求項１】マスタ・スレイブ関係にある第１と第２の
計算機と、第１と第２のプロセス入出力部とがリンクバ
スで接続され、前記第１の計算機が故障した際には、前
記第１と第２のプロセス入出力部が前記第２の計算機と
接続されることを特徴とする二重化方式。 - 【請求項２】第１のＣＰＵと、前記第１のＣＰＵにリン
クバスで接続された第１のプロセス入出力制御部及び第
１のプロセス入出力部と、前記第１のＣＰＵのマスタ動
作に対してスレイブ動作を行う第２のＣＰＵと、前記第
２のＣＰＵとリンクバスで接続された第２のプロセス入
出力制御部及び第２のプロセス入出力部と、前記第１と
第２のＣＰＵを介してリンクバスと接続されるリンクバ
スとを備え、前記第１と第２のＣＰＵは、それぞれマス
タ・スレイブとして動作し、前記第１のＣＰＵが故障し
た場合には、前記第２のＣＰＵが代わってマスタとして
動作することを特徴とする二重化方式。 - 【請求項３】前記第１のプロセス入出力部は前記第１の
プロセス入出力制御部を経由してマスタ動作する前記第
１のＣＰＵに取り込まれ、前記第２のプロセス入出力部
は前記第２のプロセス入出力制御部を経由してリンクバ
ス通って前記第１のＣＰＵに取り込まれ、前記第１のＣ
ＰＵが故障した場合には、前記第２のＣＰＵがマスタと
なり、前記第１のプロセス入出力部は前記第１のプロセ
ス入出力制御部、リンクバスを経由して前記第２のＣＰ
Ｕに取り込まれると共に、前記第２のプロセス入出力部
は前記第２のプロセス入出力制御部部とリンクバスを経
由して前記第２のＣＰＵに取り込まれる請求項２に記載
の二重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185555A JPH1011102A (ja) | 1996-06-26 | 1996-06-26 | 二重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185555A JPH1011102A (ja) | 1996-06-26 | 1996-06-26 | 二重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011102A true JPH1011102A (ja) | 1998-01-16 |
Family
ID=16172864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185555A Pending JPH1011102A (ja) | 1996-06-26 | 1996-06-26 | 二重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011102A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003323209A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | プロセスデータモニタ装置 |
-
1996
- 1996-06-26 JP JP8185555A patent/JPH1011102A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003323209A (ja) * | 2002-04-30 | 2003-11-14 | Mitsubishi Electric Corp | プロセスデータモニタ装置 |
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