JP2965255B2

JP2965255B2 - 二重化制御演算システム

Info

Publication number: JP2965255B2
Application number: JP1085615A
Authority: JP
Inventors: 創赤井; 均安井
Original assignee: YOKOKAWA DENKI KK
Current assignee: YOKOKAWA DENKI KK
Priority date: 1989-04-04
Filing date: 1989-04-04
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: JPH02264353A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明は、制御演算部を二重化したシステムにおい
て、二重化された制御演算部のどちら側に制御権を与え
るか（主系にするか）の切換え制御を行う二重化制御の
ための機能をそれぞれ制御演算部に設けるようにした二
重化制御演算システムに関する。

＜従来の技術＞第２図は、従来の二重化切換え制御装置の構成を示す
概念図である。図において、FC1,FC2は二重化された制
御演算部、DXCはこれらの二重化された制御演算部FC1、
FC2からの信号やデータを監視して、FC1,FC2のいずれか
一方の制御演算部を主系として運用状態にし、他方の制
御演算部を従系として待機状態となるように構成されて
いる。

また、２つの制御演算部FC1,FC2が共に例えばメモリ
に格納されているデータが揮発する等の原因により、動
作ができない状態にある場合（ノットレディ）、スイッ
チなどの設定によりどちらかの制御演算部に、制御権を
与えるようにし、制御権を得たほうの制御演算部は、内
部の通信機能により上位計算機からメモリに対して立ち
上げに必要なデータをダウンロードできるようになって
いる。

＜発明が解決しようとする課題＞このように構成される従来の二重化制御システムにお
いては、二重化制御部DXCが必要な上に、二重化された
制御演算部の内の１だけをシステムから取り外して使用
する場合、スイッチを設定するなどの特別な操作を必要
するという煩わしさがあった。

本発明は、この様な不具合に鑑みてなされたもので、
その目的は、専用の二重化制御部を必要とせず、二重化
制御機能を簡単な構成で実現すると共に、１つの制御演
算部だけによるシングルシステム構成にできる二重化制
御演算システムを実現することにある。

＜課題を解決するための手段＞上記課題を解決する本発明は、制御演算部（FC1,FC2）を二重化した二重化制御演算
システムにおいて、前記各制御演算部は、演算及び制御を行なうと共にそ
の動作が正常に行なえることを示す信号（CPURDY0）を
出力するCPU部と、上位との通信を行なうと共にその動
作が正常に行なえることを示す信号（COMRDY）を出力す
る通信部と、当該システムに通電後一定時間経過後にタ
イムアップ信号（T1）を出力するタイマーと、二重化さ
れた制御演算部のどちらかに制御権を与えるための信号
（DCS0）を出力するロジック回路とをそれぞれ備え、前記各ロジック回路は、自分側制御演算部のCPU部の
動作が正常に行なえることを示す信号（CPURDY0）と、
通信部の動作が正常に行なえることを示す信号（COMRD
Y）と、タイマーのタイムアップ信号（T1）と、相手側
制御演算部のCPU部の動作が正常に行なえることを示す
信号（CPURDY1）と、自分側に制御権があることを示す
信号（DCS0）と、相手側に制御権があることを示す信号
（DCS1）とをそれぞれ入力し、自分側に制御権がない場合（DCS0＝０）下記の（１）
式の条件が満たされた場合自分側への制御権を示す信号
（DCS0）を「１」として制御権を獲得し、自分側に制御
権が有る場合（DCS0＝１）下記の（２）式の条件が満た
された場合自分側への制御権を示す信号（DCS0）を
「０」として制御権を放棄するようにした二重化制御演
算システムである。

記 CPURDY0＊▲▼＋▲▼＊COMRDY
＊T1＊▲▼ ………（１） DCS1＋▲▼＊CPURDY1 ………（２）＜実施例＞以下図面を用いて、本発明の実施例を詳細に説明す
る。

第１図は本発明の一実施例を示す構成ブロック図であ
る。図において、FC1,FC2は、二重化された第1,第２の
制御演算部で、その内部構成はいずれもほぼ同じ構成と
なっている。

第1,第２の制御演算部FC1,FC2において、11,21は演算
及び制御を行うと共に、動作が正常に行える状態にある
ことを示す信号（CPURDY0）を出力するCPU部、12,22は
上位との通信を図示してないデータバスを介して行うと
共に、その動作が正常に行える状態にあることを示す信
号（COMRDY）を出力する通信部、13,23はシステムに通
電をした後一定時間（例えば５秒）経過してタイムアッ
プ信号（T1）を出力するタイマーである。

14,24はどちらかの制御演算部に制御権を与えるため
の信号（DCS）を出力する二重化制御機能を行うロジッ
ク回路で、ここではそれぞれ５個のゲートで構成されて
いる。

すなわち、通信部12（22）から、動作が正常に行える
状態にあることを示す信号（COMRDY）が１つの入力端に
印加され、他の入力端にタイマー13（23）からタイムア
ップ信号（T1）が印加されるゲートG11（G21）と、ゲー
トG11（G21）からの信号と自分側に制御権があることを
示す信号（DCS0）がインバータIN11（IN21）を介して印
加されるゲートG12（G22）と、ゲートG12（G22）からの
信号と、相手側制御演算部のCPU部から、その動作が正
常に行えることを示す信号（CPURDY1）が、インバータI
N22（IN12）とインバータIN13（IN23）を介して印加さ
れるゲートG13（G23）と、ゲートG13（G23）からの信号
とCPU部11（21）から、その動作が正常に行える状態に
あることを示す信号（CPURDY0）とが印加されるゲートG
14（G24）と、ゲートG14（G24）からの信号と相手側に
制御権があることを示す信号（DCS1）とを入力するゲー
トG10（G20）とで構成されている。

ここで２つの制御演算部FC1,FC2内のゲートG10,G20は
その出力（DCS1）を相互に他方のゲートの入力としてい
て、この２つのゲートはフリップフロップ回路を構成し
ている。

このために、両側の制御演算部共レディの場合、立ち
上がり時にどちらの側に制御権を与えるかは、先着優先
となり、また、両側ともノットレディの時の制御権の取
り合いについても、COMRDYの先着優先となって、２つの
制御演算部の両者に同時に制御権を与えられることがな
いようにしてある。

ロジック回路14（24）は、そこに印加される各信号に
より、制御権を持っている場合と持っていない場合で、
制御権を獲得する条件及び、制御権を放棄する条件が、
（１）式及び（２）式で表されるように構成してある。

制御権なし→制御権ありの切換え条件（DCS0を立てる条
件） CPURDY0＊▲▼＋▲▼＊COMRD
Y＊T1＊▲▼ …（１）制御権あり→制御権なしへの切換え条件（DCS0をおとす
条件） DCS1＋▲▼＊CPURDY1 …（２）このように構成した装置の動作を、制御権があること
を示す信号DCS0を立てる動作と、DCS0をおとす動作とに
分けて次に説明する。

＜DCS0を立てる動作 DCS0＝０→１＞ DCSを立てる論理は前記（１）式で示される。

この（１）式において、第１項は通常の条件で、相手
制御演算部FCが制御権を獲得していなくて（DCS1＝
０）、かつ自分の制御演算部のCPU部がレディ状態（CPU
RDY0＝１）の場合にDSC0を立てる。この動作は、従来装
置のものも同様である。

第２項は、２つの制御演算部のCPU部11,21が共にノッ
トレディの場合でも、どちらかが制御権を獲得し、通信
部12または22が通信動作可能とするためのもので、本発
明において特徴ある動作となっている。

通電時において、例えばメモリの内容が揮発している
ような場合には、上位計算機からの通信によってプログ
ラムがメモリにローディングされないとレディ状態にな
らない。従って、通電後、一定時間は、２つの制御演算
部のCPU部11,21が共にノットレディで、（１）式の第１
項の条件だけではどちらの制御演算部も制御権を獲得で
きないし、通信部も通信動作不可のためにプログラムの
ローディングもできない。

通電後、一定の時間経過すると、タイマー13（23）が
タイムアップして、T1信号が「１」となる。その結果、
例えば通信部12または22レディであれば、（１）式の第
２項により、相手側に制御権がなく、かつ相手側のCPU
部がノットレディであることを条件に制御権が獲得でき
る。

制御権を獲得した制御演算部の通信部は、その時点か
ら通信動作可能となり上位計算機からの通信によるプロ
グラムのローディングが可能となる。

プログラムがローディングされたCPU部は、レディ状
態になり（CPURDY0＝１）通常動作状態となる。

＜DCS0を落とす動作 DCS0＝１→０＞制御権があることを示す信号DCS0を落とす論理は、
（２）式で示される。

この式は、制御権を持っている制御演算部が、自分の
CPU部がノットレディで、かつ相手の制御演算部のCPU部
がレディ状態になった場合にのみ制御権を放棄すること
を実現している。

また、通常は有り得ないが、自分が制御権を獲得して
いる状態において、相手の制御演算部が何等かの原因で
制御権を獲得したような場合にも、制御権を式の第１項
により放棄する。この様な論理により、２つの制御演算
部に同時に制御権を与えないようにしている。

なお、ここでDCS0を落とす論理に、通信部12,23の状
態を条件に入れていないのは、以下の理由による。

すなわち、CPU部の立ち上がり時の初期化処理のよう
な動作状態によっては、CPURDY0を立てない状態におい
て、通信部に初期化指令を出し一時的に通信部をノット
レディ状態ににすることがあるが、この状態においても
制御権を移さないためである。

また、CPU部は正常動作を開始した後では、通信部に
対するCPU部の診断により（COMRDYの状態監視を含
む）、通信部の異常を検出でき、異常を検出した場合
は、CPURDY0信号を「０」（ノットレディ）とするよう
に動作するためである。

以上のような動作により、システム運用中に、主系状
態にある制御演算部に故障が生じた場合は、２つのゲー
トG10,G20で構成されるフリップフロップ回路が反転し
て、それまで待機状態にあった制御演算部側に動作が切
換えられる。この状態では、故障した側の制御演算部を
システムから例えば修理のために取り外しても、故障し
ている相手側からのCPURDY1の状態はそのままで変化せ
ず、従ってフリップフロップ回路は反転せず、システム
の運用に何等影響しない。

＜発明の効果＞以上詳細に説明したように、本発明によれば簡単なロ
ジック回路を付加すると共に、相手側CPU部からの状態
信号CPURDYも考慮して制御権の切換えを行うようにした
もので、２つの制御演算部がノットレディ状態でも、ど
ちら側かが制御権を獲得し、プログラム及びデータベー
スのローディングなどの動作を、特別な操作を必要とせ
ず行うことができる。

また、専用の二重化制御部が不要であり、シングル構
成で使用する場合もそのまま使うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は従来装置の構成概念図である。 FC1……第１の制御部、FC2……第２の制御部、 11,21……CPU部、12,22……通信部、 13,23……タイマー、 14,24……ロジック回路

Claims

(57)【特許請求の範囲】

【請求項１】制御演算部（FC1,FC2）を二重化した二重
化制御演算システムにおいて、前記各制御演算部は、演算及び制御を行なうと共にその
動作が正常に行なえることを示す信号（CPURDY0）を出
力するCPU部と、上位との通信を行なうと共にその動作
が正常に行なえることを示す信号（COMRDY）を出力する
通信部と、当該システムに通電後一定時間経過後にタイ
ムアップ信号（T1）を出力するタイマーと、二重化され
た制御演算部のどちらかに制御権を与えるための信号
（DCS0）を出力するロジック回路とをそれぞれ備え、前記各ロジック回路は、自分側制御演算部のCPU部の動
作が正常に行なえることを示す信号（CPURDY0）と、通
信部の動作が正常に行なえることを示す信号（COMRDY）
と、タイマーのタイムアップ信号（T1）と、相手側制御
演算部のCPU部の動作が正常に行なえることを示す信号
（CPURDY1）と、自分側に制御権があることを示す信号
（DCS0）と、相手側に制御権があることを示す信号（DC
S1）とをそれぞれ入力し、自分側に制御権がない場合（DCS0＝０）下記の（１）式
の条件が満たされた場合自分側への制御権を示す信号
（DCS0）を「１」として制御権を獲得し、自分側に制御
権が有る場合（DCS0＝１）下記の（２）式の条件が満た
された場合自分側への制御権を示す信号（DCS0）を
「０」として制御権を放棄するようにした二重化制御演
算システム。記 CPURDY0＊▲▼＋▲▼＊COMRDY
＊T1＊▲▼ ………（１） DCS1＋▲▼＊CPURDY1 ………（２）