JPH01266633A - 二重化制御システム - Google Patents
二重化制御システムInfo
- Publication number
- JPH01266633A JPH01266633A JP63096172A JP9617288A JPH01266633A JP H01266633 A JPH01266633 A JP H01266633A JP 63096172 A JP63096172 A JP 63096172A JP 9617288 A JP9617288 A JP 9617288A JP H01266633 A JPH01266633 A JP H01266633A
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- JP
- Japan
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- duplex
- processor
- control
- bus
- signals
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- Pending
Links
- 238000012544 monitoring process Methods 0.000 abstract description 4
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２つのプロセッサユニットを用い、二重化切
換時の制御の連続性を改善した二重化制御装置に関し、
更に詳しくは、一方が実作業状態（主系）、他方が主系
の故障に備えて待機状態（従系）となる２つのプロセッ
サユニットと、２つのプロセッサユニットの動作を監視
し、どちらか一方のプロセッサユニットを実作業に従事
させ、他方のプロセッサユニットを待機状態とするよう
に制御する二重化制御ユニットとを備えた二重化制御シ
ステムに関する。
換時の制御の連続性を改善した二重化制御装置に関し、
更に詳しくは、一方が実作業状態（主系）、他方が主系
の故障に備えて待機状態（従系）となる２つのプロセッ
サユニットと、２つのプロセッサユニットの動作を監視
し、どちらか一方のプロセッサユニットを実作業に従事
させ、他方のプロセッサユニットを待機状態とするよう
に制御する二重化制御ユニットとを備えた二重化制御シ
ステムに関する。
（従来の技術）
従来より、制御システムの信頼性を高める一つの手法と
して、二重化方式が採用されている。
して、二重化方式が採用されている。
第２図は、この様な従来の二重化制御システムの一例を
示す構成概念図である。このシステムは、２つのプロセ
ッサユニット（計［１）ＰＣＩ、ＰＯ２と、これらのプ
ロセッサユニットの動作を監視する二重化制御ユニット
ＤＸＣと、２つのプロセッサユニットにバスを介して接
続される複数の入出カニニット１０とで構成される。
示す構成概念図である。このシステムは、２つのプロセ
ッサユニット（計［１）ＰＣＩ、ＰＯ２と、これらのプ
ロセッサユニットの動作を監視する二重化制御ユニット
ＤＸＣと、２つのプロセッサユニットにバスを介して接
続される複数の入出カニニット１０とで構成される。
二重化制御ユニットＤＸＣは、２つのプロセッサユニッ
トＰＣＩ、ＰＯ２の動作を監視し、どちらか一方を実作
業に従事させ、他方を待機状態にしておき、実作業側の
プロセッサユニットに故障が生じたとき、あるいはメン
テナンスなどで装置から取り外したような場合、実作業
の受は持ちを他方のプロセッサユニット側に切換える動
作を行う。
トＰＣＩ、ＰＯ２の動作を監視し、どちらか一方を実作
業に従事させ、他方を待機状態にしておき、実作業側の
プロセッサユニットに故障が生じたとき、あるいはメン
テナンスなどで装置から取り外したような場合、実作業
の受は持ちを他方のプロセッサユニット側に切換える動
作を行う。
ここで、二重化制御ユニットが、２つのプロセッサユニ
ットの実作業状態から待機状態への切換えを行うタイミ
ングに、システムのリセット信号を用いている。
ットの実作業状態から待機状態への切換えを行うタイミ
ングに、システムのリセット信号を用いている。
（発明が解決しようとする課題）
このように構成される二重化制御システムにおいて、シ
ステムが一旦すセヅトすると、その復帰までには初期化
するための処理時間を必要とするために、例えば、数百
ｍｓ、長いときは数秒といった時間は、制御が中断する
という問題点が生ずる。
ステムが一旦すセヅトすると、その復帰までには初期化
するための処理時間を必要とするために、例えば、数百
ｍｓ、長いときは数秒といった時間は、制御が中断する
という問題点が生ずる。
本発明はこの様な問題点に鑑みてなされたもので、その
目的は、二重化の切換（制ａ１ｍの移行時）にプロセッ
サのハード・ウェア割込みを利用することによって、切
換時間の短縮を図り、制御の中断を回避することのでき
る二重化制御システムを実現することにある。
目的は、二重化の切換（制ａ１ｍの移行時）にプロセッ
サのハード・ウェア割込みを利用することによって、切
換時間の短縮を図り、制御の中断を回避することのでき
る二重化制御システムを実現することにある。
（課題を解決するための手段）
前記した目的を達成する本発明は、一方が実作業状態（
主系）、他方が主系の故障に備えて待機状態（従系）と
なる２つのプロセッサユニットと、前記２つのプロセッ
サユニットの動作状態を監視しどちらかを主系にするよ
うに制御する二重化制御ユニットを備えた二重化制御シ
ステムにおいて、前記二重化制御ユニット内に、前記２
つのプロセッサユニットへ割込みによって主系、従系の
切換えをそれぞれ指示する２つの独立した割込み手段を
設けて構成される。
主系）、他方が主系の故障に備えて待機状態（従系）と
なる２つのプロセッサユニットと、前記２つのプロセッ
サユニットの動作状態を監視しどちらかを主系にするよ
うに制御する二重化制御ユニットを備えた二重化制御シ
ステムにおいて、前記二重化制御ユニット内に、前記２
つのプロセッサユニットへ割込みによって主系、従系の
切換えをそれぞれ指示する２つの独立した割込み手段を
設けて構成される。
（作用）
割り込み手段は、二重化制御ユニット内のプロセッサか
ら出力される割り込み要因を内部のバスを介して人力し
ており、二重化切換え信号により、この割り込み要因を
保持すると共に、２つのプロセッサユニットに対して二
重化切換えのための割り込みを行う。
ら出力される割り込み要因を内部のバスを介して人力し
ており、二重化切換え信号により、この割り込み要因を
保持すると共に、２つのプロセッサユニットに対して二
重化切換えのための割り込みを行う。
（実施例）
以下図面を用いて、本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示す構成ブロック図であ
る。
る。
図において、Ｐｃｔ、ＰＯ２は二重化されたプロセッサ
ユニット、ＤＸＣは二重化制御ユニットで、２つのプロ
セッサユニットＰｃｔ、ＰＯ２から出力されるその動作
状態を示す信号５ＴＳＬ、５ＴＳＲをそれぞれ監視し、
どちらが一方のプロセッサユニットを実作業に従事させ
、他方のプロセッサユニットを待機状態にしておき、実
作業側のプロセッサユニットに故障が生じたとき、ある
いはメンテナンスなどで装置から取り外したような場合
、実作業の受は持ちを他方のプロセッサユニット側に切
換える二重他制＃信号ＤＣ３Ｌ、ＤＣ８Ｒを出力するも
のである。
ユニット、ＤＸＣは二重化制御ユニットで、２つのプロ
セッサユニットＰｃｔ、ＰＯ２から出力されるその動作
状態を示す信号５ＴＳＬ、５ＴＳＲをそれぞれ監視し、
どちらが一方のプロセッサユニットを実作業に従事させ
、他方のプロセッサユニットを待機状態にしておき、実
作業側のプロセッサユニットに故障が生じたとき、ある
いはメンテナンスなどで装置から取り外したような場合
、実作業の受は持ちを他方のプロセッサユニット側に切
換える二重他制＃信号ＤＣ３Ｌ、ＤＣ８Ｒを出力するも
のである。
ＢＳＬＬ、ＢＳＩＲは第１のバスで、二重化制御ユニッ
トＤＸＣと、２つのプロセッサユニットＰｅｔ、ＰＯ２
の間を結び、互いにデータベースを等値化するためのデ
ータを伝送する。
トＤＸＣと、２つのプロセッサユニットＰｅｔ、ＰＯ２
の間を結び、互いにデータベースを等値化するためのデ
ータを伝送する。
Ｉ０１〜Ｉｏｎは入出カニニットで、プロセスからの信
号を入力するもの、プロセスに信号を出力するもの、他
のシステムに信号を伝送するための通信機能を持ったも
のなど各種のものがある。
号を入力するもの、プロセスに信号を出力するもの、他
のシステムに信号を伝送するための通信機能を持ったも
のなど各種のものがある。
ＢＳ２は第２のバスで、各プロセッサユニットＰＣＩ、
ＰＯ２と、入出カニニット１０１〜ＩＯｎとの間でデー
タ授受を行うものであり、両者の間を結んでいる。この
第２のバスＢＳ２は、今後開発されるであろう各種の入
出カニニットや、既に汎用されている入出カニニットが
接続できるように、標準のバスが用いられる。
ＰＯ２と、入出カニニット１０１〜ＩＯｎとの間でデー
タ授受を行うものであり、両者の間を結んでいる。この
第２のバスＢＳ２は、今後開発されるであろう各種の入
出カニニットや、既に汎用されている入出カニニットが
接続できるように、標準のバスが用いられる。
二重化制御ユニットＤＸＣにおいて、１１はプロセッサ
であり、２つのプロセッサユニットＰＣＩ、ＰＯ２から
出力されるその動作状態を示す信号５ＴＳＬ、５ＴＳＲ
をそれぞれ監視する監視手段と、実作業に従事している
プロセッサユニットのデータベースと、待機側にあるプ
ロセッサユニットのデータベースを等値化する為のデー
タベース等値化手段とを有している。１２Ｌ、１２Ｒは
２つのプロセッサユニットＰＣＩ、ＰＯ２へ割込みによ
って主系、従系の切換えを割り込み信号ＩＮ ’Ｔ’
Ｌ、Ｉ ＮＴＲによってそれぞれ指示する２つの独立し
た割込み手段で、レジスタ等の保持手段を含んで構成さ
れており、第１のバスＢＳＩと内部バス１ＤＢＵＳとの
間に設けられている。
であり、２つのプロセッサユニットＰＣＩ、ＰＯ２から
出力されるその動作状態を示す信号５ＴＳＬ、５ＴＳＲ
をそれぞれ監視する監視手段と、実作業に従事している
プロセッサユニットのデータベースと、待機側にあるプ
ロセッサユニットのデータベースを等値化する為のデー
タベース等値化手段とを有している。１２Ｌ、１２Ｒは
２つのプロセッサユニットＰＣＩ、ＰＯ２へ割込みによ
って主系、従系の切換えを割り込み信号ＩＮ ’Ｔ’
Ｌ、Ｉ ＮＴＲによってそれぞれ指示する２つの独立し
た割込み手段で、レジスタ等の保持手段を含んで構成さ
れており、第１のバスＢＳＩと内部バス１ＤＢＵＳとの
間に設けられている。
このように構成した装置の動作を次に説明する。
各プロセッサユニットＰｃｔ、ＰＯ２は、それぞれの動
作が正常であれば、それを示す状態信号Ｓ’ｒ’ＳＬ、
Ｓ’ｌ”ＳＲを二重化制御ユニットＤＸＣに出力してお
り、二重化制御ユニットＤＸＣは、この信号を監視し、
どちら側のプロセッサユニットを実作業につかせ、どち
ら側を待機状態とさせるかを決定し、二重化制御信号Ｄ
Ｃ３Ｌ、ＤＣ３Ｒをそれぞれ出力する。
作が正常であれば、それを示す状態信号Ｓ’ｒ’ＳＬ、
Ｓ’ｌ”ＳＲを二重化制御ユニットＤＸＣに出力してお
り、二重化制御ユニットＤＸＣは、この信号を監視し、
どちら側のプロセッサユニットを実作業につかせ、どち
ら側を待機状態とさせるかを決定し、二重化制御信号Ｄ
Ｃ３Ｌ、ＤＣ３Ｒをそれぞれ出力する。
各プロセッサユニットＰＣＩ、ＰＯ２内のメモリ（図示
せず）には、初期化時において上位の計Ｘ機から必要な
データベースや、プログラムが、通信機能を持った入出
カニニット、第２のバスＢＳ２を介してローディングさ
れる。
せず）には、初期化時において上位の計Ｘ機から必要な
データベースや、プログラムが、通信機能を持った入出
カニニット、第２のバスＢＳ２を介してローディングさ
れる。
稼動状態において、待機側のプロセッサユニットのメモ
リ内には、二重化制御ユニットＤＸＣ内の等値化手段の
動作によって、第１のバスＢＳＩを介して、実作業側の
プロセッサユニット内のメモリの内容が逐次コピーされ
、更新されている。
リ内には、二重化制御ユニットＤＸＣ内の等値化手段の
動作によって、第１のバスＢＳＩを介して、実作業側の
プロセッサユニット内のメモリの内容が逐次コピーされ
、更新されている。
また、実作業側のプロセッサユニットは、各入出カニニ
ット１０との間で、第２のバスＢＳ２を用いてデータの
授受を行い、所定の制御動作などを行う。
ット１０との間で、第２のバスＢＳ２を用いてデータの
授受を行い、所定の制御動作などを行う。
この様な状態において、実作業側のプロセッサユニット
に故障が生ずると、それが二重化制御ユニットＤＸＣ内
の監視手段によって検出され、制御権の切換えが必要で
あると判断すると、二重化制御信号ＤＣ３Ｌ、ＤＣ３Ｒ
を切換える。これと同時に内部バスｉ ＤＢＵＳに割り
込み要因を出力すると共に、内部割り込み信号ｉ ＩＮ
ＴＬ、ｉ ｌＮ ’Ｉ’ Ｒを駆動し、その割り込み要
因を割り込み手段１２Ｌ、１２Ｈに保持させる０割り込
み手段１２Ｌ、１２Ｒは、これを受け２つのプロセッサ
ユニットＰＣＩ、ＰＯ２に対して、割り込み信号■ＮＴ
Ｌ、ｌＮＴＲを出力する。
に故障が生ずると、それが二重化制御ユニットＤＸＣ内
の監視手段によって検出され、制御権の切換えが必要で
あると判断すると、二重化制御信号ＤＣ３Ｌ、ＤＣ３Ｒ
を切換える。これと同時に内部バスｉ ＤＢＵＳに割り
込み要因を出力すると共に、内部割り込み信号ｉ ＩＮ
ＴＬ、ｉ ｌＮ ’Ｉ’ Ｒを駆動し、その割り込み要
因を割り込み手段１２Ｌ、１２Ｈに保持させる０割り込
み手段１２Ｌ、１２Ｒは、これを受け２つのプロセッサ
ユニットＰＣＩ、ＰＯ２に対して、割り込み信号■ＮＴ
Ｌ、ｌＮＴＲを出力する。
２つのプロセッサユニットＰＣＩ、ＰＯ２は、この割り
込み信号ＩＮＴＬ、ｌＮＴＲを受は付けると、第１のバ
スＢＳＩを介して出力されている割り込み要因を解析し
、それが二重化切換え割り込みであると認識すると、既
に出力されている二重化制御信号ＤＣ３Ｌ、ＤＣ８Ｒに
従って、制御権の切換えを行い、割り込み要因をクリア
する。
込み信号ＩＮＴＬ、ｌＮＴＲを受は付けると、第１のバ
スＢＳＩを介して出力されている割り込み要因を解析し
、それが二重化切換え割り込みであると認識すると、既
に出力されている二重化制御信号ＤＣ３Ｌ、ＤＣ８Ｒに
従って、制御権の切換えを行い、割り込み要因をクリア
する。
以上の一連の動作は、割り込み手段１２Ｌ、１２Ｒを設
けたことから数十μｓ〜数百μｓオーダの短い時間内に
行うことができる。
けたことから数十μｓ〜数百μｓオーダの短い時間内に
行うことができる。
この様な制御権の切換えによって、それまで待機側にあ
ったプロセッサユニットが実作業に従事するように切換
えられる。そして、この様な制御動作の切換えは、待機
側にあったプロセッサユニット内のメモリの内容が、常
に相手側プロセッサユニット内のメモリの内容と同じに
なるように更新されているので、スムーズに行われる。
ったプロセッサユニットが実作業に従事するように切換
えられる。そして、この様な制御動作の切換えは、待機
側にあったプロセッサユニット内のメモリの内容が、常
に相手側プロセッサユニット内のメモリの内容と同じに
なるように更新されているので、スムーズに行われる。
なお上記の実施例では第２のバスＢＳ２を二重化した構
成のものを例示したが、各入出カニニット■０１〜Ｉｏ
ｎの間にバス切替器を介在させるような構成でもよい。
成のものを例示したが、各入出カニニット■０１〜Ｉｏ
ｎの間にバス切替器を介在させるような構成でもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、二重化制
御ユニット内にプロセッサ１１とは独立したハード・ウ
ェアによる割り込み手段を設けたもので、制御権の切換
時間を短縮でき、制御の中断を回避することのできる二
重化制御システムを提供できる。
御ユニット内にプロセッサ１１とは独立したハード・ウ
ェアによる割り込み手段を設けたもので、制御権の切換
時間を短縮でき、制御の中断を回避することのできる二
重化制御システムを提供できる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は従来システムの構成概念図である。 Ｐｃｔ、ＰＯ２・・・プロセッサユニット１０１〜Ｉｏ
ｎ・・・入出カニニット ＢＳＩ・・・第１のバス ＢＳ２・・・第２のバス ＤＸＣ・・・二重化制御ユニット １１・・・プロセッサ １２Ｌ、１２Ｒ・・・割り込み手段 第１図
図は従来システムの構成概念図である。 Ｐｃｔ、ＰＯ２・・・プロセッサユニット１０１〜Ｉｏ
ｎ・・・入出カニニット ＢＳＩ・・・第１のバス ＢＳ２・・・第２のバス ＤＸＣ・・・二重化制御ユニット １１・・・プロセッサ １２Ｌ、１２Ｒ・・・割り込み手段 第１図
Claims (1)
- 【特許請求の範囲】 一方が実作業状態（主系）、他方が主系の故障に備えて
待機状態（従系）となる２つのプロセッサユニットと、
前記２つのプロセッサユニットの動作状態を監視しどち
らかを主系にするように制御する二重化制御ユニットを
備えた二重化制御システムにおいて、 前記二重化制御ユニット内に、前記２つのプロセッサユ
ニットへ割込みによって主系、従系の切換えをそれぞれ
指示する２つの独立した割込み手段を設けたことを特徴
とする二重化制御システム。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096172A JPH01266633A (ja) | 1988-04-19 | 1988-04-19 | 二重化制御システム |
| GB8904779A GB2217487B (en) | 1988-04-13 | 1989-03-02 | Dual computer system |
| NL8900635A NL8900635A (nl) | 1988-04-13 | 1989-03-15 | Tweevoudig computerstelsel. |
| DE3911848A DE3911848A1 (de) | 1988-04-13 | 1989-04-11 | Doppelrechneranlage |
| BR898901738A BR8901738A (pt) | 1988-04-13 | 1989-04-12 | Sistema de computador duplo |
| KR1019890004858A KR920003453B1 (ko) | 1988-04-13 | 1989-04-12 | 이중컴퓨우터시스템 |
| CN89102265A CN1041466C (zh) | 1988-04-13 | 1989-04-13 | 双计算机系统 |
| GB9204279A GB2251967B (en) | 1988-04-13 | 1992-02-28 | Dual computer system |
| GB9204278A GB2251966B (en) | 1988-04-13 | 1992-02-28 | Dual computer system |
| US08/033,661 US5434998A (en) | 1988-04-13 | 1993-03-16 | Dual computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096172A JPH01266633A (ja) | 1988-04-19 | 1988-04-19 | 二重化制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266633A true JPH01266633A (ja) | 1989-10-24 |
Family
ID=14157907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096172A Pending JPH01266633A (ja) | 1988-04-13 | 1988-04-19 | 二重化制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266633A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157643A (ja) * | 1984-01-26 | 1985-08-17 | Yokogawa Hokushin Electric Corp | 二重化計算機 |
-
1988
- 1988-04-19 JP JP63096172A patent/JPH01266633A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157643A (ja) * | 1984-01-26 | 1985-08-17 | Yokogawa Hokushin Electric Corp | 二重化計算機 |
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