CN1041466C - 双计算机系统 - Google Patents

Abstract

双计算机系统由两处理器单元构成，一双控制单元控制两处理器单元的一侧保持运转(为主系统)或处于准备(为辅助系统)。该系统包括两处理器，之一进入实际操作态而另一个为准备态以对付主系统上产生的失误，一双控制单元，通过监视两处理器单元的操作态控制哪一个处理器单元为主系统，双控制单元内部包括两独立的中断装置通过中断对处理器单元指出主分流和辅助系统的转换。这样的结构在改进转换时继续控制是有效的。

Description

双计算机系统

本发明涉及双计算机系统，使用了两个处理器单元改进了在双转换时的不间断控制，特别涉及，一个双计算机系统，它包括两处理器单元，其中之一处于实际操作态(主系统)，而另一个处于准备态(辅助系统)在主系统失误时备用，一双控制单元，用于监视两处理器单元的操作，这样控制了一个处理器单元的启动，而同时使另一个处理器单元处于准备状态。

到目前为止已采用了作为用于提高一个控制系统可靠性的可用技术的双机系统。

已公开了用于通过两处理器单元(计算机)提高可靠性的系统，例如，美国专利，号，3,503,048；3,562,716；3,864,670及其它。

图1是在美国专利，号，3,864,670中公开的双控制系统先有技术的一个例子的概念方块图。系统包括两处理器单元(计算机)PC1，PC2，一个用于监视这些处理器单元操作的双控制单元DXC，和一个通过总线与两处理器单元相连接的多个输入/输出单元IOl到IOn。

双控制单元DXC监视两处理器单元PC1，PC2的运转，驱动任一单元而同时使另一个处于准备态，当在实际运转侧的处理器单元陷入失误或由于维修保养或类似而从系统卸下时，用于转换实际操作分配给另一处理器单元侧。

这里，一般在双控制单元DXC上实施，即系统的一复位信号被用于转换两处理单元的实际操作态到准备态的计时。

在这样的双计算机系统中，如果系统一旦复位，那么在返回之前需要用于起始的操作时间，因此这里出现的问题是计算机控制将暂停几百ms或最坏几秒。

该发明是在这样的情况下进行的，其最初的目的是实现双计算机系统，其中将缩短转换时间，控制暂停可由使用在双转换(在控制传输时)时的处理器的硬件中断来避免。

本发明的另一目的是实现一双计算机系统，它具有用于均衡在两处理器单元中存储器内容的装置以在双控制单元中平滑控制传输，其中当进行从一个处理器单元到另一个的控制传输时，提高了控制的连续性，保护了对平坦装置一个禁止的存取内容，从而提高了可靠性。

本发明的另一目的是实现一个系统，其中双控制单元，和处理器单元之一从系统中卸下，而另一个处理器单元准备运转。

图1是先有技术双计算机系统所给出的一个例子的方块概念图；

图2是代表本发明的一个实施例的方块图；

图3是本发明另一个例子示出的主要部分的方块概念图；

图4是图3例子里的方块图；

图5是代表本发明的另一个实施例的方块图；

图6是所给出的运转例子的运转概念图；

图7是代表本发明的另一个例子的方块图；

图8是图7中装载在FIFO中相等数据显示框结构的方块概念图；

图9是图7过程控制中用于进行一个处理器单元处理的序列表的流程图；

图10是示出图7中由另一个处理器单元所进行的使平衡运转的流程图；

图11是代表本发明又一个例子的方块图；

图12是图11中所给出的总线功能停止装置的例子的方块图；

图13是图11中由供电装置所产生的信号的说明图；

图14是代表本发明另一个实施例的方块图；

图15和图16用于说明是图14中系统运转的时间图；

图17是代表图14中另一个具体实施例的方块图；

图18是代表本发明另一个实施例的方块图；

图19是显示每一状态中信号水平的工作波形图；

图20是代表本发明又一个实施例的方块图；

图21是图20中所给出的系统运转状态的一个例子的方块概念图；

图22是代表本发明的一般结构系统一个例子的方块图；

图23示出图22中嵌套共用单元内部结构的方块图；

图24是代表嵌套共用单元的一个例子的时间图；

图2是代表本发明的一实施例的方块图。

在图中，参考字符PC1，PC2代表双处理器单元，以及DXC表示双控制单元，它监视信号STSL，STSR说明了由两个处理器单元PC1，PC2所产生的运转状态，当使另一个处理器单元保持备用时，它驱动一个处理器单元，并产生双控制信号DCSL，当处理器在实际操作侧导进入失效时，或因为维修工作或类似情况而被卸下来时，DCSR用于把将实际运转的功能转换到另一个处理器单元侧。

BSIL，BSIR表示第一总线，它们连结双控制单元DXC和双处理器单元PC1，PC2并用于相互平衡数据库的传输数据，

IOl到IOn代表输入/输出单元，其型式不同，自处理中输入信号，把信号输出送到处理过程中，具有将信号传送到另一个系统和其他地方的通信功能。

BS2表示第二总线，通过它数据在处理器单元PC1，PC2和输入/输出单元IOl到IOn之间进行交换，并把两者连结起来。第二总线BS2利用一标准总线，以使把将来要产生的各种输入/输出单元与那些已经产生的相连接。

在双控制单元DXC中，11代表一个处理器，它包括用于监视信号STSL的监视装置，STSR表示由两个处理器单元PC1，PC2所产生的运转状态，以及数据库平衡装置，用于在实际运转下的处理器单元进行平衡数据库，和用于在备用侧上的处理器单元进行平衡数据，参考字符12L，12R表示两个独立的中断装置，用于分别根据中断信号INTL，INTR指出把主系统和辅助系统转换到两个计算机单元PC1，PC2，它们的构成包括诸如寄存器及类似的保持装置，并设置在第一总线BSI和内部总线IDBUS之间。

下面描述如上所构成的系统的运转。

如果每一次运转是正常的，处理器单元PC1，PC2产生状态信号STSL，STSR送到双控制单元DXC，然后双控制单元DXC监视信号以决定那一侧的处理器单元开启或保持在备用态，并因此产生双控制信号DCSL，DCSR。

必要的数据库和程序装载在处理器单元PC1，PC2中的存储器中(未示出)，是通过具有通讯功能的输入输出单元和第二总线BS2在启始时从主计算机进行的。

然后进入操作态，在实际操作侧的处理器单元中的存储内容连续地被复制，这样根据在双控制单元DXC中平衡装置的操作通过第一总线BSI在准备态侧上的处理器单元的存储器中更新。

接着在实际操作侧的处理器单元与通过第二总线BS2的每一输入/输出单元IO交换数据，这样为预定的控制和其它进行操作。

在此状态中，如果在实际操作侧的处理器单元上出现失误，那么由在双控制单元DXC中的监视装置来检测它，如果控制传输作为一个结果很需要，双控制信号DCSL，DCSR相应地被打开。将一个中断因子输出给内部总线iDBUS，同时驱动内部中断信号iINTL，iINTLR，而中断因子在中断装置12L，12R上保留。而后，中断装置12L，12R对两处理器单元PC1，PC2产生中断信号INTL，INTR。

当接收到中断信号INTL，INTR时，两处理器单元PC1。PC2通过第一总线BS1分析产生的中断因子，而当它识别出是作为一个双转换中断时，根据已产生的双控制信号DCSL，DCSR进行控制传输，这样滑除了中断因子。

一系列的上述操作可在几十us到几百us量级短的时间之内从提供的中断装置12L，12R中生效。

到此在准备侧的处理器单元由这样的控制传输转换到实际操作侧。然后，这样的控制操作转换得平滑，因为在准备侧的处理器单元中的存储内容与始终在另外的处理器单元中的存储内容更新得相同。

在上述的实施例中，对在第二总线BS2中的结构的复制举例说明，然而，可采用将作为插入到输入/输出单元IOl到IOn之中的总线开关这样的结构。

这样构成的系统，即由独立于处理器11的由硬件提供的中断装置是在双控制单元中备有的，这样是如双控制系统的功能，其中用于控制传输的时间可被缩短，可避免控制的暂停。

图3是代表双计算机系统另一实施例的主要部分框概念图，该系统使用了作为用于在两处理器单元中平衡存储器内容装置的先进先出存储器(FIFO)。

在该系统中，在实际操作侧的处理器单元中存储器的数据，根据在实际操作侧的从处理器单元的一个写入操作被写入到作为平衡装置的FIFO中，根据在准备侧的从处理器单元的读出操作将内容读出并写入到在准备侧的处理器单元中的存储器中。

一方面，如果FIFO被作为如上所述用于存储内容的平衡装置使用，如果一旦装载在FIFO中的存储内容例如被在实际操作侧的处理器的非法的操作破坏，那么它被直接送到准备态侧致使一联合的毁坏。

为去除这样的缺陷，该实施包括从实际操作侧到FIFO的读/写存取和从准备侧读/写存取的监视，抑制从FIFO操作的禁止存取以保护内容，从而提高了系统的可靠性。

在图3中，双控制单元DXC包括先进先出存储器(FIFO)111，以及用于控制FIFO111的移进SI和移出SO的FIFIFO的控制装置112。

FIFO控制装置112输入一读/写信号WRI₁控制声明信号CTL和由两个处理器单元PC1，PC2和双控制单元DXC所产生的双控制信号DCS，根据每个信号的逻辑控制移进SI和移出SO，以及除非必要时，为保护阻止对FIFO存取。

图4表示图3中的实施方案的一个例子的方块图。处理器单元PC1，PC2有一个处理器CPU和每一个都有一个主存储器MMU。在双控制单元DXC中，参考数码110表示用于监视信号RDY1，RDY2的监视装置，RDY1，RDY2说明由每一个处理器单元而后的产生的运转状态，以及决定那一个处理器单元提供控制权，由用于表示提供控制权的那一侧面的双控制信号DCSL，DCSR是何处产生的。

FIFO控制装置112输入双控制信号DCS_L，DCS_R，读/写信号WRI_L，WRI_R，它们是来自两个处理器单元PC1，PC2和控制声明信号CT_L，CTL_R，和根据逻辑表示式(1)。(2)的控制移进SI和移出SO。SI＝WRL_L·CTL_L·DCS_L+WRI_R·CTL_R·

DCS_R    ……(1)SO＝ WRL_L· CTL_L+ WRI_R· CTL_R

                            ……(2)

这里WRI表示外部读/写信号，它是在读出时认定的(每信号中的角标L说明“来自左侧处理器单元”，R说明“从右侧处理器单元”)；

CTL表示控制声明信号，它是在实际运转下由单元所认定的；DCS表示双控制信号，双控制单元在要备有控制权的一侧认定出单元的DCS。

根据如上所构成的系统，如果FIFO111服从来自控制装置112的前面所提及的逻辑表达式，移进SI和移出SO得以控制住住，在FIFO111中的数据能因此被写入和读出，否则禁止对FIFO111的存取，数据能得以保护。

然后，在上面所描述的具体实施例中，设想有来自两个处理器单元的存取，然而在结构中双控制单元DXC本身是能按另一种方式存取。

根据这样的结构，在为平衡装置使用的FIFO的系统里，FIFO存取满足预定的逻辑表达式是有效的，FIFO存取保护能因此得以改进，可提供出具有高可靠性的双控制系统。

图5是代表本发明进一步改进过的实施方案的方块图。如在图4所示这里FIFO被采用作为用于平衡存储器内容的装置，来自准备侧的处理器单元的FIFO的读出数据与来自实际运转侧的处理器单元的FIFO中的读出数据相比较变得缓慢。而且，如果这样，那么就很难保证精确数据的传输。实施方案已能提高到实现在FIFO上数据精切传输这一点上。

根据来自两个处理器单元PC1，PC2所产生的诸如存取信号这样的逻辑信号，图5中中断控制装置113产生一中断信号到两个处理器单元。信号EMPY指明装载的数据容量是空的以及信号HFUL指明装载数据容量是一半，是由FIFO111，移出信号SO，移进信号SI和其他信号所产生的。这样除非必要时，可防止处理器单元侧由于提高读出数据的优先级而中断。

在双控制单元DXC中，中断控制装置113包括产生的中断信号FINT_L，FINT_R，它们是根据以下的逻辑表达式(3)和(4)用于指出对两个处在器单元PC1，PC2提高数据读出的优先级中断。FINT_L＝ACC_R·SI·HFU_L·IF_L+

    ACC_L·FIN_L+ TRST·FIN_L

                 ……(3)FIN_L＝FINT_LFINT_R＝ACC_L·SI·HFUL·IF_R+

    ACC_R·FIN_R+ IRST·FIN_R

                 ……(4)FIN_R＝FINT_RIF_L＝( FIN_L·IF_L+SO·ACC_L·EMPY)IF_R＝( FIN_R·IF_R+SO·ACC_R·EMPY)

在这ACC表示到中断控制装置的存取信号(每个信号的角标L表示“来自左侧处理器单元”R表示“来自右侧的处理器单元”)

SO表示FIFO的移出信号；

SI表示FIFO的移进移号，HFUL表示当装载在FIFO中的数据是一半容量时所产生的半-满(half-full)信号。

EMPY表示当FIFO变空时所产生的空载信号。

FINT_L表示提供到左侧处理器单元的中断信号。

FINT_R表示提供到右侧处理器单元的中断信号。

IRST表示用于中断信号FIUT_L，FINT_R的复位信号，它们是当存取信号ACC认定时由右或左侧处理器单元提供的。

图6表示上述所构成的系统的运转例子的工作概念图，其中在FIFO中所取的等效数据数是在X轴方向上，而时间是取在Y轴的方向上。

现设想左侧处理器是在实际运转，右侧处理器单元是保持备用。如果在实际运转侧的来自处理器单元PC1的FIFO的数据写入比在备用侧的处理器单元的数据读出更加频繁，然后如说明那样，数据的装载的数目逐步增加，因此，在预定的时间达到总容量的一半。这样自IFIFO111产生半-满信号HFUL。在接受到半满信号HFUL时，根据逻辑表式式(4)中断控制装置2就产生中断信号FINT_R。在检测到中断信号后，在备用侧的处理器单元在复位信号IRST上复位中断信号FINT_R，并从FIFO111提取读出数据的优先级。因此，装载在FIFO111中的数据数码逐步减少。这里，当在实际运转侧来自处理器单元PC1的数据读出率和在备用侧来自处理器单元PC2的数据读出率再一次精确变化时，在FIFO111中装载的数据容量如正(A)部分所示在半满边界上起伏。然而，空载信号EMPY还没有在状态中认定。因此，根据表式式(4)不产生中断信号INT_R。

在备用侧的处理器单元PC2来自FIFO的数据读出操作是很快的，而装载的数据减少，以及当其在预定时间成为空载时，空载信号EMPY被认定。如在B部分中所示，在FIFO111中装载的数据的数目增加后，以及为其达到半满，根据表达式(4)产生中断信号INT_R，因此，在备用侧对处理器单元PC2提高装载数据的优先权。

图7是本发明的另一个实施方案的方块图，其中在处理器单元内的结构是这样来设计的，即实际运转执行到何种程度是在当控制传输从一个处理器单元到另一个处理器单元时控制的，以及当控制被传送时实际的运转将是连续进行的。

在处理器单元PC1，PC2中，参考数码31，41代表CPU的每一个，32，42代表主存储器，在其中的各种数据库中装载控制程序，来自控制程序的在请求时被激发的平衡请求程序以及其他程序。

参考数码33，43代表标记装入装置，用于在FIFO111中装入起动标记和结束标记，在双控制单元DXC之中在实际运转的起始和结束时间的点上，34，44代表结束标记检测装置，用于检测在FIFO111的数据读出中是否出现结束标志，35，45代表数据装入装置，用于当检测出结束标志时，在主存储器(MMU)32，42中从起动标志到结束标志装入数据。

如上所述的结构系统的运转将在下文说明。

这里，处理器单元PC1是在实际运转侧，而处理器单元PC2是在是用侧。例如处理器单元PC1在执行反馈控制以及根据控制程序进行次序控制以及更新数据在主储器32中的数据库。为使所需更新的数据具有在备用侧的处理器单元平衡的存储器内容，根据来自平衡请求程序的要求制备了平衡数据结构，并且装入到在双控制单元DXC中FIFO中。

这里，标记插入装置33分别在实际运转起动和结束的那一时间点上插入一起动标志和结束标记。就是如果处理器单元PC1运转时，例如为了控制多个控制循环，在一个循环起动和结束的那一时间点上插入一起动标记和结束标记，而且如果根据多个次序表来进行次序控制，那么每当操作一个次序表时就插入该起动标记和结束标记。

图8是代表装入在FIFO111中的平衡数据结构的例子的方块概念图。

平衡数据结构是由起动标记61，备用侧处理器单元的存储器的写入地址62，多个更新数据63以及结束标志64所组成的。

在备用侧处理器单元PC2来从FIFO111读出数据并将其装入到其的存储器42中。

这里，为装入到存储器42里，结束标记检测装置44检测出在FIFO111的数据读出里是否出现着结束标记，如果是，那么将布设在起动标记61和结束标志64之间的数据63装载到由62标出的地址上。如果结束标志未被检测出不进行装载。

图9代表在实际运转侧PC处理器单元的流程图，例如在处理控制中处理次序表格。

在次序处理中，操作一个次序的表之前将起动标记在前头及表地址i装入到双控制单元DXC的FIFO111中。在表格运行时，更新在实际运转侧的处理器单元PC1的存储器32的数据库，要被平衡的数据的地址的数据装入到FIFO111中。结束标记装入到FIFO111的处理表的最后。

图10是说明在备用侧用于平衡的处理器单元运转的流程图。

备用侧处理器单元读出FIFO111的数据，检测是否出现结束标记，在检测出结束标记处，它把在起动标记和结束标记间的数据装入到存储器42中，这样就完成了平衡。

从使在每个表的上面全运转有效，在备用侧处理器单元PC1的更新的数据通过FIFO111逐次地装入到备用侧处理器单元PC2的存储器42的标出地址上。

当在执行次序表期间处理器单元PC1失误时，控制权转入到备用侧的处理器单元PC2，处理器单元PC1终止插入在FIFO111里的结束标记。结果，在处理期间由表所更新的数据库将不再装入到备用侧处理器单元PC2的存储器42中。因此，接受控制权的处理器单元PC2将自中衡表数+1表的开始处理(执行中的表优先于控制的传送)，这样，控制的连续性得以保证。

根据实施方案，在控制侧处理器单元中，起动标记和结束标志分别在实际运转起动和结束的时间点上插入到要装入到FIFO111的数据中，而且在备用侧的处理器单元当结束标记被检测出时，具有一人要进行平衡的装入到其本身的存储器中的数据，因此已接受控制权的处理器单元在接受控制权之前就得以立即进入控制状态，这样保证了控制的连续性。

图11是代表本发明另一个实施方案的方块图。

如果处理器单元之一从背面板上卸下来，或经受到由于例如维护工作的期间操作电源的开启/关闭，在实施方案中扰乱不会施加到装载到处理器单元的总线上。

在图中，PS1和PS2代表两个电源装置，分别用于对两个处理器单元PC1，PC2供给运转功率，以及BSI表示连结到两个处理器单元PC1，PC2的第一总线和用于平衡数据库的传输数据。IOl到IOn是输入/输出单元，它们以从过程作为输入信号和对过程处理输出信号的形式变化，具有把信号传输到其它系统及类似的通信功能。BS2表示第二总线，用于在处理器单元PC1，PC2和输入/输出单元IOl到IOn之间进行交换数据，连结着左右侧的组。第二总线使用一标准总线以使把将来研制的各种输入/输出单元和已经产生的相连接。

在两个处理器单元PC1，PC2中，30，40表示总线功能终止装置，用于在相应的电源装置开启/闭合运转时和功率断开时的输出电压的瞬时状态时至少终止第一总线的数据传输功能，32，42表示用于储存数据库的存储器，36，46表示第一总线BSI的接口，37，47表示第二总线BS2的接口，321，421表示输入装置，用于装入将程序和数据库装入存储器32，42，里，322，422表示存储器存取装置，它能存取在双控制单元DXC或相对着的处理器单元中存储器空间而不是本身存储器中的平衡数据。

如果每次运转正常，处理器单元PC1，PC2相应对双控制单元DXC产生信号，而双控制单元DXC监视该信号并决定那一侧处理器单元投入运转和那一侧保持备用。

必要的数据库和程序装入到来自主计算器(未示出)的每一个处理器单元中的存储器32，42中，这是在由装入装置321，421通过已具有通信功能和第二总线BS2的输入/输出单元初始时进行的。

在运转状态，在实际运转侧的处理器单元中的存储器(例如32)的内容是根据在双控制单元DXC通过第一总线BS1的平衡装置11的运转而进行连续地复制，并且如此更新在备用侧的处理器中的存储器(例如42)中，然后，在实际运转侧的处理器单元通过第二总线装置与每一输入/输出单元交换数据，这样实现预定的控制运转和其他。

在此状态，如果在实际运转侧处理器单元产生失误，可由双控制单元DXC检测出，保持备用的处理器单元变换到进入运转。在此情情下，保持备用的处理器单元中的存储器的内容任何时候都更新到与相对着的处理器单元中的存储器相同的内容，从而控制运转能很平滑地接过。

失误的处理器单元有用于修理的第一有关的电源关闭。总线功能终止装置(例如30)输入一指出来自相应电源装置PS1或输出电压瞬时状态功率脱离开的信号INZ，且至少可终止相应于第一总线BS1的数据传输功能。这样，引导失误的处理器单元的第一总线可从扰乱中脱开。

图12是代表总线功能终止装置30，40的一个例子的方块图。这里，一开式收集极门(诸如7438，74LS38，74ALS38U或类似物)GA可在此使用。

总线控制信号及来自电源装置PS的信号INZ施压在门的输入端。

图13是说明来自电源装置PS所产生的信号INZ的图。

如果电源电压Vc是如(a)所示根据功率保持开启或关闭而变化的，则当电源电压Vc达到处理器单元一运转范围时，信号INZ变得高则如(b)所示的水平。

在具有功率保持开启或关闭一侧上的处理器单元中的接口37或47使用如图12所示的开式收集极门GA，至少用于控制信号的输出门，当信号INZ低于其电平时，就是当电功率是脱开及电功率是脱开时，在电源电压Vc的瞬态时它控制第一总线BSI以终止数据传输功能。这样，双控制单元或相对侧的处理器单元通过第一总线BS1保持着不受运转的影响。

图14是代表本发明的另一个实施方案的方块图，它包括平滑一个转换运转，用于在实际运转状态中当处理器单元引起不正常时，备用侧的辅助系统处理器单元作为主系统转入运转状态。

在图中，准备信号特征FG11，FG21用于表示正常运转所产生的准备信号RDY1，RDY2，以及容量信号特征FG12，FG22表示运转侧本身的容量，它们是在两个处理器单元PC1，PC2中提供的。AG1，AG2代表逻辑运转输出装置，用于输入来自两个特征FG11，FG12(FG21，FG22)的准备信号RDY和容量信号ALT，算术运算两信号的逻辑乘积，把运转输出信号COPLO(L)，COPLO(R)传送到输入/输出IO里作为允许信号，对此使用AND门。

容量信号特征FG12，FG22可以根据在双控制单元DXC中备有的开关SW的设置状态，和双控制单元DXC以及在系统里(背面板)的处理器单元PC1，PC2的组装态建立的。这里，置开关SW是在维护工作或其他情况时对处理器单元PC1或PC2使进入到运转侧的人工选择。

现在，如果设置开关SW例如已选择处理器单元PC1，在处理器单元PC1中的特征FG12被设立(认定)，而使在处理器单元PC2中的特征FG22是下来(否认)。然后，如果设置开关SW被设置在正常态，在处理器单元PC1，PC2中的两者的特征FG12 FG22状态就被设立。

如上述所述结构的系统的运转在稳定状态时和不正常状态时的运转将参考以下情况加以描述，即在双控制单元DXC中的设置开关首先是设在稳定状态下。

图15是表示在这种状态下运转的时间图。(稳定运转)

因为在此情况下双控制单元的开关SW是设置在稳定状态，在双处理器单元PC1，PC2中的特征FG12，FG22被认定为分别如(A)部分中的(b)和(g)所示。

两个处理器单元PC1，PC2都在正常运转，来自特征号FG11，FG21的准备信号RDY1，RDY2是活动的，在接受到信号时，双控制单元DXC保持着认定的控制信号DSC(L)和信号DCS(R)的否认从而把处理单元PC1引入运转侧和处理器单元PC2引入到备用侧。

在接受到来自两个特征FG11，FG12和FG21，FG22的信号时，在处理器单元PC1，PC2中的逻辑输出装置AGAG1，AG2产生允许信号COPLO(L)，COPLO，用于认定状态到每一个输入/输出单元IO。在接受到允许信号时，输入/输出单元IO保持在运转状态并存取来自处理器单元PC1侧的信号。

(产生非正常时的运转)

在当来自上面提及的运转状态的处理器单元PC1上发生不正常时，自诊断装置将其检测出来，准备信号特征FG11如在部分(B)中的(a)所示可被否认。容量信号特征FG12，FG22两者保持如(b)和(g)中所示的认定。

在准备信号RDY1被否认以后，逻辑运转输出装置AG1否认逻辑运转输出信号(允许信号)COPLO(L)然而，来自另外的逻辑运转输出装置AG2的输出信号COPLO(R)是如(h)所示左边认定，因而输入/输出单元IO继续其运转。

在准备信号RDYI被否认后，双控制单元DXC否认一个控制信号DCS(L)和认定另一个控制信号DCS(R)。在控制信号DCS(R)被认定后，处理器单元PC2通过IO总线存取输入/输出单元IO。

根据上面提及的运转，如果运转不正常在一个处理器单元产生，进到输入/输出单元IO的两个允许信号永远不能被否认。这样保证平滑的转换运转。

图16是当在双控制单元DXC中的设置开关SW是被设置到例如选择处理器单元PC1时说明运转的时间图。(稳定状态)

双控制单元DXC认定控制信号DCS(L)如在(d)中所示这样处理器单元PC1是准备好运转而且否认如在(e)中所示的控制信号DCS(R)从而处理器单元PC2是在备用状态。在处理器单元PC1中的容量信号特征FG12保持如在(b)中所示的认定上决定其本身能由于开关SW的设置状态而是在运转侧。然后，容量信号特征FG22如在(g)中所示保持在被否认上决定其本身由于开关SW时设置状而不能够在运转侧。因而，逻辑运转输出信号COPLO(L)是如在(C)中所示保持认定，逻辑运转输出信号COPLO(R)是如在(h)中所示保持否认，以及输入/输出单元IO是由处理器单元PC1来存取。(在不正常产生的时候)

当不正常在处理器单元PC1上产生时，准备信号特征FG11是如在(a)中所示可否认。然后逻辑运转输出装置AG1否认了如在(c)中所示的输出信号COPLO(L)。

双控制单元DXC检测出准备信号RDY1取消，然而，因为设置开关SW早已设置到选择处理器单元PC1，控制信号DCS(L)是如在(d)中所示在左边认定，而且控制信号DCS(R)是如在(e)中所示在左边否认，所以逻辑运转的输出装置AG2的输出信号COPLO(R)保持如在(h)中的所示的否认。

在逻辑运转输出装置AG1的输出信号COPLO(L)被否定后(逻辑运转输出装置AG1的输出信号COPLO(R)早已被否定)，输入/输出单元IO不会跟随来自IO总线的存取。

根据以上提及的运转，如果设置开关SW已选择一个处理器单元。它不进行跟随根据逻辑运转输岀装置AG1，AG2的输出信号IO总线的无准备的存取，因此保证了运转的可靠性。

图17是代表图14中另一个实施例的方块图。

在例中，处理器PC1，PC2是由微处理器部分(CPU)31 32和分别的接口部分IF1，IF2所组成的，两者都是由内部总线NB所连结的。这里，准备信号特征FG11，FG12是在微处理器部分上提供，容量信号特征FG12，FG22是在接口部分IF1，IF2上提供的。

参考字符OG1，OG2代表门，用于输入来自特征FG12，FG22的容量信号和来自双控制单元DXC的控制信号DCS(L)，DCS(R)。逻辑运转输出装置AG1，AG2输入由门所产生的信号，以及由来自特征FG11，FG12的准备信号RDY1，RDY2，使输出信号COPLO(L)，COPLO(R)经过有线的OR以提供到输入/输出单元IO。

从如此的结构，容量信号特征FG12，FG22是能监视出双控制单元DXC本身是否在正常运转，双控制单元DXC是否是通过内部总线NB被组装着，如果双控制单元DXC不是在正常运转或没有在系统中(背面板)组装着，情况就如是，设置开关SW已选择了任何一个处理器单元。

以上说明这样的情况，即处理器单元PC1在运转侧，然而，当处理器单元PC2在运转侧时，系统的运转是同样的。

图18是代表本发明一个实施方案的方块图，该方案包括双控制单元从系统的简便的卸装。

双控制单元DXC产生控制允许信号IOCEI，IOCE2，用于在两个处理器单元PC1，PC2中之一作为主系统运转而另一个作为辅助系统。

在双控制单元DXC中，参考数码13表示插入检测部分用于检测那里的单元从系统卸下和插入系统中，它包括检测出接触从推上位置脱开。例如，装在印刷电路板上的双控制单元DXC是装在连接器部分脱开处的，这样检测出单元自系统脱卸情况。

参考数码141，142表示第一和第二输出门用于分别对处理器单元PC1，PC2产生控制允许信号(IOCE1，IOCE2)，14表示控制部分用于根据来自插入检测部分13的信号产生一控制信号以控制第一和第二输出门141，142，以及143表示第三输岀门，用于在接受到信号DXRDYi时产生一准备信号(DXRDY)，DXRDYi表示由控制部件14双控制单元DXC是正在正常运转。

在处理器单元PC1中，G11表示开式收集极输出门，用于输入其自身准备信号RDY1，在双控制单元DXC中来自第二输出门142的控制允许信号(IOCE2)，以及来自第三输出门143的准备信号(DXRDY)，IN1表示一个门，用于把IOCEI线路的信号输入与其输出门G11的输出结束相连结的地方以及自双控制单元DXC的第一输出门141产生的控制允许信号IOCE1，它产生一允许信号01，用于启始使处理器单元PC1作为主系统。

在处理器单元PC2中，G21表示一开式收集极输出门，用于输入其本身的准备信号RDY2，在双控制单元DXC中来自第一输出门141的控制允许信号(IOCE1)，以及来自第三输出门143的准备信号(DXRDY)，IN2表示一个门，用于把IOCE2的信号输入到与其输出门G21的输出端相连结的地方以及自双控制单元DXC的第一输出门142产生的控制允许信号IOCE2，它产生一个允许信号02，用于启始处理器单元作为主系统。

参考字符R1，R2表示阻抗，用于把线路的电平推到其控制允许信号IOCE1，IOCE2能被产生。

如上面所述的结构系统的运转将参看下面几种的情况来描述，即它的运转是正常的，双控制单元DC被卸下，以及双控制单元DC是被插入时。

图19是一个运转波形图，它表示在每一个运转状态时的信号水平。在图中装有信号的路线表明“低活动”(Low active)(正常状态)

在如此的状态下，处理器单元PC1，PC2以及双控制单元DXC全部是在正常运转，而且准备信号RDY1，RDY2和DDRDY全部是活动的。

在此状态，双控制单元DXC选择处理器PC1作为主系统(否则也可以选择处理器单元PC2)，使控制允许信号IOCE1是活动的，而使控制允许信号IOCE2是非活动的，使控制信号为活动的(图19中的(a)部分)。

控制允许信号IOCE1处于活动的，根据允许信号OI处理器单元PC1作为主系统来运转。在此情况下，开式收集极输出门G11是关闭的，因为准备信号DXRDY是活动的。

控制允许信号IOCE2处于非活动，处理器单元PC2是作为辅助系统来运转的。在此情况下，开式收集器输出门G12是关闭的，因为准备信号DXRDY是活动的。(卸下双控制单元DXG)。

如果双控制单元是由上面提及的正常状态下从系统中卸下来，第一插入检测部件13会检测该情况。在接受到来自插入检测部分13的信号时，控制部分14作一如图19(b)所示的使准备信号DXRDY是非活动的。

当准备信号DXRDY成为非活动时，在处理器单元PC1中的门G11开启。产生一激活电平。控制允许信号IOCE1是活动的时(低电平)，在处理器单元DC2中的门G21保持着关闭。

在使准备信号DXRDY非活动后，在双控制单元DXC中的控制部分14等待一个时间t₁，此时在处理器单元PC1，PC2里的门G11，G21被启动并使控制信号不活动。这样，第一和第二输出门141，142两者都脱开。第一和第二输出门141，142的输出端从线路上实际上是脱开，由此根据双控制单元DXC由系统卸下产生控制允许信号IOCE1，IOCE2。

因为来自处理器单元PC1产生的控制允许信号IOCE1是活动的，所以在一系列运转期间双控制状态得以维持住。

然后，结构是这样，双控制单元DXC在从运转的启动开始的短时间内有其运转上的保证，从而能检测出自系统的卸却直到其从线路IOCE1，IOCE2中脱开。(系统中双控制单元DXC的插入)

在双控制单元DXC是卸却的状态，而处理器单元作为主系统正在运转，如果要插入双控制单元DXC，信号IOCE1i，IOCE2i，DXRDYi以及来自控制部分14的控制信号在初始状态全部是不活动的，而第一到第三输出门保持全部关闭。

当双控制单元DXC完全插入到系统中，插入检测部分13可检测到它并将其带到控制部分14。在接受到信号时，控制部分14读出线路IOCE1，IOCE2线路中的电流信号状态，并对每个IOCE1i，IOCE2i设定一些值。在此情况下，使IOCE1i是活动的，使IOCE2i是不活动的。然后，使控制信号是活动的，在输出门开启得以保证的一个时间t₂以后。使准备信号DXRDY是活动的(图19中的(C))。

当准备信号DXRRDY成为活动时，在处理器单元PC1中的门G11关闭，然而，因为活动水平由于双控制单元DXC早已产生到线路IOCE1，双控制状态得以维持住。

然后，推上电阻(Pull-up)R₁，R₂使IOCE1，IOCE2的线路安全，IOCE1，IOCE2出现在输出门在高电平时是关闭的一侧。

根据以上提及的运转，为从系统中卸下双控制单元不要求有特殊的运转。以及当系统是非双(单系统)的结构，如果其自身的准备信号是活动的，IOCE线路成为自动活动的，而且这样的单系统不要求任何特殊结构可以实现。

图20是本发明又一个实施方案的方块图，它包括在一个处理器单元上容易地运转系统，而同时另一个处理器单元是卸下着。

在图中，双控制单元DXC产生一控制允许信号IOCE1，IOCE2用于驱动处理器单元PC1，PC2中之一作为主系统，而另一个作为辅助系统。以及准备信号DXRDY表示有来自控制部分14的双控制单元DXC的呈现和/或正常/不正常。当在此无特殊指示时，控制部分14有监视装置，用于监视每一处理单元的运转，以及根据以监视而得到的结果产生一控制允许信号IOCE1，IOCE2和准备信号DXRDY。

在处理器单元PC1中，G11表示一输出门，用于输入其本身的准备信号RDY1(当其内部状态是正常时是活动的)；以及控制允许信号(IOCE2)用于确定相对的处理器单元PC2的主系统或辅助系统，G12表示一OR门，以输出门G11的输出作为其一个输入，INI3表示一驱动器。从OR门G12输入一信号并使其输出端连接到IOCE1线路，对其产生用以决定其本身是主系统或辅助系统的控制允许信号IOCE1。

参考数码36表示一触发器，它是当电功率关闭时在初始信号上通过AND门38以及来自双控制单元DXC的准备信号DXRDY进行清除(复位))。电功率的关闭是通过一AND门38施加的。

参考数码37表示主系统确定控制部分，用于产生一信号以使触发器36复位。主系统确定控制部分37通过AND门G16输入控制允许信号IOCE1，IOCE2和准备信号DXRDY，而也输入一组装位置信号(这里是低电平信号)SLOT1用于识别处理器单元PC1被组装的位置，控制允许信号IOCE1，IOCE2和准备信号DXRDY，它们都处于不活动的，而且只有当组装位置信号SLOT1与预定值相一致时，测量状态的维持时间，而且当状态维持在预定时间时，设置触发器36。

参考字符INI表示一接收器，用于以接收以其本身作为主系统的控制允许信号IOCE1，以及它的输出被提供到处理器单元中的CPU31。

在处理器单元PC2中，G21表示输出门，用于输入其自身的准备信号RDY2(当它的内部状态是正常时是活动的)，以及控制允许信号(IOCE1)，用于决定相对的处理器单元PC1的主系统或辅助系统，G22表示以输出门G21的输出作为其一个输入的OR门。IN23表示以来自OR门G22的信号作为输入的驱动器器，使其输出端连接到线路IOCE2，用于确定它自身是主系统或辅助系统的控制允许信号IOCE2产生到其上。

参考数码46表示一触发器，它是当电功率关闭时在启始信号INZ2以及来自双控制单元DXC的准备信号DXRDY上被清除(复位)，功率的关闭是通过AND门48施加的。

参考数码47表示主系统确定控制部分，用于输出一信号以设置触发器46。主系统确定控制部分46通过AND门26输入控制允许信号IOCE1，IOCE2和准备信号DXRDY，而且也输入组装位置信号(是高电平信号)SLOT2，用于识别处理器PC2被组装地方的位置，控制允许信号IOCE1，IOCE2和准备信号DXRDY全是不活动的，而且只有当组装位置信号SLOT2与预定值相一致时，测量状态维持时间，以及当该状态维持预定的时间时。设定触发器。

参考字符IN2表示一接收器，用于接受以其本身作为主系统的控制允许信号IOCE2，以及其输出被提供到CPU41。

参考字符CDI表示处理器PC1的通信单元，当控制允许信号IOCE1指出主系统时，它是有效的，而且能与其他系统的数据进行交换。参考字符IN41表示接收器，用于接受控制允许信号IOCE1。

参考字符CD2表示处理器单元PC2的通讯单元，当控制允许信号IOCE2指出主系统时，它是有效的，并能与其他系统交换数据。参考字符IN51表示一接收器用于接受控制允许信号IOCE2。

如上所述的系统结构的运转将用参照在安装着双控制单元DXC，和双控制单元DXC被卸下的状态加以描述。(安装双控制单元DXC中的状态)

在此状态，如果每一处理单元正是在正常运转，双控制单元DXC选择处理器单元PC1作为主系统(否则处理器单元PC2也可以选为主系统)，并使控制允许信号IOCE1活动，而使控制允许信号IOCE2不活动。然后，使准备信号DXRDY为活动的。

控制允许信号IOCE1是活动的，根据允许信号01，处理器单元PC1作为主系统运转。控制允许信号IOCE2是不活动的，处理器单元PC2作为辅助系统运转。(双控制单元卸下状态)

(1)当数据库装入到存储器里；

当电功率在关闭时，在处理器单元PC1，PC2中的触发器36，46被复位在内部启始信号INZ1，INZ2上。如果通过检查，处理器单元发现在自己的存储器中数据库是正常的，而且自诊断(self一diagnosis)的结果也保证是正常运转，则使在每一个处理器单元中的准备信号RDY1，RDY2两者都为活动的。

AND门G11，G21，OR门G12，G22以及通过控制允许信号IOCEI，IOCE2的信号线路，驱动器IN13，IN23形成一触发器而且在能使准备信号为活动的一侧上的控制允许信号更早地活动。

例如，如果处理器单元PC1的准备信号RDY1比处理器单元PC2的准备信号RDY2更早地成为活动的那么，因为控制允许信号IOCE1，IOCE2两者首先是不活动的，则门G11的输出变得高电平OR门的输岀也为高电平，驱动器IN13的输出是低电平。这样，当控制允许信号IOCE1成为活动时，即便处理器单元PC2侧的准备信号RDY2以后变成活动的，则门G21不打开(输出保持着低电平)，控制允许信号IOCE2成为非活动的。该状态一直维持到准备信号RDY1变成为非活动的。(2)当数据库没有装入到存储器里。

数据库没有装入到处理器的存储器里，准备信号RDY1，RDY2两者都成为非活动的。

因此，控制允许信号IOCE1，IOCE2首先保持非活动的，然而，如果控制允许信号IOCE1，IOCE2和准备信号DXRDY都是不活动的(当双控制单元DXC卸下时，在该状态下准备信号DXRDY是不活动的)AND门G16，G26的输出变为高电平，且主系统确定部分37，47测量维持时间，这里，主系统确定控制部分37，47运转例如是只有在当组装位置信号SLOT1，SLOT2的电平是低的时候，而且在本实施方案中，在处理器单元PC1侧的主系统确定控制部分37运转用以测定维持时间。

当AND门G16的高电平输出维持着一预定的时间时，主系统确定控制部分37设置触发器36。

当触发器36被设置，通过OR门G12输出被施加到驱动器IN13，而且驱动器IN13使控制允许信号IOCE1为活动的(低电平)。

根据前面提及的运转，处理器单元PC1作为主系统运转，而处理器单元PC2作为辅助系统的功能。

在控制允许信号IOCE1成为活动以后，通信单元CD1为运转准备好以响应来自其他系统的通讯，而且，在此情况下，用于装入到存储的必要的数据库已准备好。因为控制允许信号IOCE2是不活动的，通讯单元CD2不响应来自其他系统的通讯。

图21是示出这种状态的方块概念图。

来自其他系统的数据库通过通信单元DC1装入到处理器单元PC1的存储器中。(3)信号系统

例如，如果处理器单元PC2卸下而只有处理器单元PC1是存在，正如上述所提及的(1)和(2)的情况控制允许信号IOCE1成为活动的，而处理器PC1自动把呈现出作为主系统的功能。与之同时，通信单元CD1连接于处理器单元PC1也准备运转。

这样，为确定主系统和辅助系统不要求有特殊的开关。

然而，上面描述涉及到的情况，即组装位置信号SLOT1设置在低电平和SLOT2设在高电平，当组装位置信号与预定值相一致时，主系统确定控制部分37，47测定出维持时间，然而，优先的控制系统可以这样来使用，即组装位置信号SLOT1，SIOT2的电平被给出的值相应于优先的值，只要主系统确定控制部分测定出相应于组装位置信号时间的维持时间，这样启动处理器单元以更高的优先级首先作为主系统。

图22是表示系统一般结构例子的框图。

在此实施中，两个处理器单元PC1，PC2被连接到通讯总线分别通过总线VMEBS和通讯控制单元CD1，CD2与其它的系统连接。使用了确定到PROWAY的HF总线作为通讯总线BS。通讯控制单元CD1，CD2的功能是作为与每一HF总线的接口并高供在内部具有在当产生通讯错误时的和诸如重复维护信息，在每一错误内容和其它时的频率时保留跟踪通讯结构信息的功能。

点站通讯单元IF1，IF2作为与总线BS21，BS22的接口功能，包括在图17中作为接口部分的相同功能部分。

输入/输出单元IO通过总线BS1以下的点站通讯单元IF，总线BS2和嵌套共用单元NC从处理器单元PC存取。

嵌套共用单元NC是总线重发器，提供在上总线BS21，BBS22和与输入/输出单元IO连接的下总线NIBS之间，内部结构如图23中所示。

在该图中，BS2代表一个下总线，与处理器单元PC通过以下的点站通讯单元IF和总线BSI相连接，在此略去了。

NIBS代表一个下总线，它与多个输入/输出单元IO相连。

参考号71表示比较装置，用于比较在上总线BS2和在下总线NIBS上的信号，72为信号交换装置，用于交换在上总线BS2和在下总线NIBS上的信号，73表示一触发器输入从比较装置71来的信号，在通过引线L1从信号交换装置72产生的信号计时上设置，同时也在通过引线L，从处理器单元PC传输的复位信号的上复位。

参考号74为一缓冲器，用于传输从触发器73产生的总线错误信号，75表示读出装置，用于通过上总线BS2读出触发器73的内容，它提供在处理器单元PC之中。

从触发器73产生的总线错误信号通过引线L。也施加到信号交换装置，控制信号交换运转。

图24是代表运转例子的时间图，当没有检测到总线错误时，指出在下总线NIBS上的的信号。

一个用于选择特定的多个输入/输出单元IO之一的地址信号Ads从如在(a)中示出的处理器单元PC中产生。比较装置71首先比较两总线BS2，NIBS上的地址信号，结果在(e)中示出的定时上取样。这里，当检测到一作为比较结果的总线错误时，便对触发器73产生一个不匹配信号。

一接到该信号，触发器73被设置到从信号交换装置72来的定时信号上，同时从其输出端产生一总线错误信号。总线错误信号被施加到信号交换装置72以抑制其信号交换运转。这样使总线次序不能自此向前，即，尽管设有如此指出，地址信号的选通信号将不产生到下总线NIBS。

当设有检测到总线错误时，如(b)中所示从呈现在地址的下侧的输入/输岀单元IO，将一响应传输到上侧的处理器单元PC上。

然而，那儿检测到总线错误，由于没有产生地址信号的选通信号响应没有反回，因此对上侧处理器单元PC没有响应生效。当接到无响应时，处理器单元PC通过总线BS2读岀缓冲器74的内容，这样认识到无响应是在下侧总线NIBS上的总线差错或是嵌套共用单元NC的一个差错。那么，在上侧总线BS2上的地址或数据将不再产生错误。

当在发送如(a)中所示的地址后没有检测到总线错误时，处理器单元PC接收一个如(b)中所示的响应。

当接收到该响应时，而后将一写入数据发送到相应的输入/输出单元IO，是以如(c)中所示的写入操作进行的。写入数据也由比较装置71进行比较，将结果提供到(f)中所示的在触发器73的定时上。

如果工作态正常，那么写入数据的选通信号被送到下侧总线NIBS，从已经接收如(e)中示出的数据的输入/输出单元IO响应信号返回。

当比较结果指出不匹配，选通信号不返回到下侧，因此响应信号不返回，所以响应不对上侧生效。

而后从相应的输入/输出单元IO的读出数据被如(d)中所示读出，而当没检测到总线错误时，它被通过总线BS2，NIBS传输到上侧处理器单元PC。

当检测到差错时，从输入/输出单元IO的响应信号(e)不被传输到上侧，上侧处理器单元PC检测到无响应。

上述是指在触发器设置到一个多位构成的总线差错信号上的情况，然而，如果该触发器根据每一位备有一个以上的，每一触发器的态将由缓冲器装置保留，那么参照每一位差错可被准确地识别。

Claims (8)

1.在一双计算机系统中，包括左处理器单元和右处理器单元，左右处理器单元之一作为主系统工作，而另一个作为辅助系统保持备用，对付主系统发生故障，所述左右处理器单元每一个包括存储器和用于根据监视所述左右处理器单元工作状态而获得的信息，控制所述左右处理器单元中哪一个作为主系统工作的双控制单元；其中

所述左处理器单元还包括产生信号(WRI_L)的装置，当所述左处理器单元工作时，根据写操作使所述左处理器单元的所述存储器中的数据写入平衡装置的先入先出存储器，当所述左处理器单元备用时，使所述先入先出存储器中存的数据读出并移入所述左处理器单元；

所述右处理器单元还包括产生信号(WRI_R)的装置，当所述左处理器单元工作时，根据写操作使所述右处理器单元的所述存储器中的数据写入平衡装置的先入先出存储器，当所述右处理器单元备用时，使所述先入先出存储器中存的数据读出并移入所述右处理器单元；

所述左处理器单元还包括当所述左处理器单元要工作时，产生控制宣布信号(CTL_L)的装置；

所述右处理器单元还包括当所述右处理器单元要工作时，产生控制宣布信号(CTL_R)的装置；

产生双控制信号(DCS_L)使所述左处理器单元工作的装置；

产生双控制信号(DCS_R)使所述右处理器单元工作的装置；

所述双控制单元包括所述平衡装置，用于连续平衡化所述左右处理器单元每一个中的所述存储器的内容，所述平衡装置包括所述先入先出存储器；

当仅在满足下列表达式时，控制数据移入(SI)所述先入先出存储器的装置，

SI＝ACC_L·WRI_L·CTL_L·DSC_L+ACC_R·WRI_R·CTL_R·DCS_R；

当仅在满足下列表达式时，控制数据移出SO所述先入先出存储器的装置，

SO＝ACC_L·WRI_L·CTL_L+ACC_R·WRI_R·CTL_R；

其中，(ACC_L)或(ACC_R)是在所述左或右处理器单元写访问或读访问所述先入先出存储器时有效的信号；和

监视所述左右处理器单元每一个工作状态并在发现上述两公式不满足时禁止访问所述先入先出存储器的装置；

这样，防止数据产生不需要的丢失及在所有时间包括在所述左右处理器单元之间转移控制时保持控制的连续性。

2.根据权利要求1所述的系统，其中所述双控制单元包括

两独立中断装置，用于指出所述两处理器单元转换成主系统和辅助系统；

产生中断信号的处理器；和

内部总线；其中

两独立中断装置通过所述内部总线从所述处理器接收所述中断信号，根据双转换信号保持所述中断信号，并对所述处理器单元的选择转换进行中断。

3.权利要求1的系统，其中所述双控制单元的进一步包括中断控制装置，它用于产生中断信号FINT_L，FINT_R；该信号根据下列表达式指示出用于数据对二处理器单元的读出优先级的中断：

FINT_L＝ACC_R·SI·HFUL·IF_L+ACC_L·FIN_L+IRST·FIN_L

FIN_L＝FINT_L

FINT_R·＝ACC_L·SI·HFUL·IF_R+ACC_R·FIN_R+IRST·FIN_R

FIN_R＝FINT_R

IF_L＝(FIN_L·IF_L+SO·ACC_L·EMPY)

IF_R＝(FIN_R·IF_R+SO·ACC_R·EMPY)

其中，(ACC)表示对中断控制装置的存取信号；下角标L指示从左处理器单元的信号而(R)代表从右处理器单元的信号；(SO)代表从(FIFO)的移出信号，(SI)代表(FIFO)的移进信号；(HFUL)代表当一半的数据容置装载到(FIFO)时产生的半满信号；(EMPY)代表当(FIFO)空时产生的空信号；(FINT_L)代表向左处理单元提供的中断信号；(FINT_R)代表向右处理器单元提供的中断信号；(IRST)代表当存取信号被认定时从左或右处理器单元提供的中断信号(FINT_L)，(FINT_R)的一个复位信号。

4.权利要求1的系统，其中所述两个处理器单元包括：

标识插入装置，用于在所述二个处理器单元的每一个的实际运转起动和结束时的点上插入起始标记和结束标记；

结束标记检测装置，用于检测从所述(FIFO)存储器读出数据之中的结束标记；以及

数据装载装置，用于当所述结束标记被检测时在一个地址中装载从所述起始标记到结束标记的数据，其中

将用于确定哪一个处理器单元被运转的控制信号，从其中插入有所述起始标记的数据转输到一个所选择的处理器单元以便起动其运转。

5.权利要求1的系统，进一步包括：

二个供电装置，用于将运转能量馈入所述二个处理器单元的每一个；

一个输入/输出单元，它由所述二个处理器单元来控制；

一个第一总线，它连接所述两个处理器单元并且传输数据用来使数据库相互平行；

一个第二总线，它将所述二个处理器单元的每一个与所述输入/输出单元连接用以互相交换数据；并且

其中所述二个处理器单元的每一个的构成为总线功能停止装置，它用于在对应的供电装置的开和关运转时及在一输出电压瞬时状态下停止所述第一总线的至少数据传输功能。

6.权利要求5的系统，其中所述总线功能停止装置包括一个集电极开路门，当所述二个供电装置到达工作电压时该收集器被施加一个总线控制信号及一个到达高电平的信号。

7.权利要求1的系统，进一步包括

一个输入/输出单元，它通过一输入/输出总线波连到所述二个处理器单元上；

用于提供准备信号标志的装置，指示运转正常。

用于提供能力信号的标志的装置，指示运转中能力，和

算术运算输出装置，它用于接收从所述的分别的二个装置来的准备信号标志及能力信号标志并将所述运算输出信号传输到所述输入/输出单元；所述分别的二个装置用于提供并计算二个所述信号标志的一个逻辑积；

所述输入/输出单元，它根据从所述算术运算输出装置来的所述运算输出信号决定其是否存取。

8.根据权利要求1所述的系统，其进一步包括：

一个第一总线，它连接双控制单元及所述两个处理器单元的每一个并传输数据用以相互平衡数据库；

一个第二总线，通过用作接口的内站通讯单元与所述第一总线连接；

多个输入/输出单元；

一个第三总线；以及

一个嵌套共用单元，它用作与所述第三总线相靠的总线转发器，所述第二总线及所述多个输入/输出单元与所述第三总线相连；

其中所述嵌套共用单元的构成为：

比较装置，它用于比较所述第二总线上的一个信号与所述第三总线上的一个信号并且用于在确定了不匹配时提供不匹配信号；

信号交换装置，它用于交换所述第二总线上的信号及在所述第三总线上的一个信号；

对所述比较装置来的所述不匹配信号设置的触发器；

一个缓冲器，用于从所述触发器传输一信号；及

所述二个处理器单元，它通过第二总线用所述缓冲器读出所述触发器的内容。

Images