KR920003453B1

KR920003453B1 - 이중컴퓨우터시스템

Info

Publication number: KR920003453B1
Application number: KR1019890004858A
Authority: KR
Inventors: 하지메 아까이; 이사오 도오모도; 에이지 나까모도; 요시쯔그 모리오까; 슌스케 하야시
Original assignee: 요꼬가와덴기 가부시기가이샤; 야마나까 다까시
Priority date: 1988-04-13
Filing date: 1989-04-12
Publication date: 1992-05-01
Also published as: GB9204279D0; GB2217487A; GB8904779D0; BR8901738A; CN1037417A; GB2251967B; KR890016466A; GB2251966B; NL8900635A; GB9204278D0; GB2217487B; GB2251966A; DE3911848C2; DE3911848A1; GB2251967A; CN1041466C

Abstract

내용 없음.

Description

이중컴퓨우터시스템

제1도는 종전기술에 의한 이중컴퓨우터시스템의 한 예를 나타내는 블록 개념도.

제2도는 본 발명의 한 실시예를 나타내는 블록도.

제3도는 본 발명의 다른 예의 주요부를 도시한 블록개념도.

제4도는 제3도의 예에 대한 블록도.

제5도는 본 발명의 또 다른 예를 나타내는 블록도.

제6도는 운용의 한 예를 나타내는 운용 개념도.

제7도는 본 발명의 또 다른 예를 블록도.

제8도는 제7도의 FIFO에 적재된등가화 데이터의 프레임구조를 도시한 블록 개념도.

제9도는 제7도에서의 프로세스 제어에서 한 프로세서장치의 순차표처리를 행하기 위한 순서도.

제10도는 제7도에서 다른 프로세서 장치에 의해 수행되는등가화 조작을 도시한 순서도.

제11도는 본 발명의 또다른 예를 나타내는 블록도.

제12도는 제11도에서의 버스기능정지수단의 한 예를 나타내는 블록도.

제13도는 제11도에서의 공급수단에서 출력된 신호의 설명도.

제14도는 본 발명의 또 다른 실시예를 나타내는 블록도.

제15도와 제16도는 제14도의 시스템의 운용을 설명하기 위한 타임 챠아트.

제17도는 제14도의 실시예의 또 다른 예를 나타내는 블록도.

제18도는 본 발명의 또다른 실시예를 나타내는 블록도.

제19도는 각 상태에서의 신호레벨을 도시한 동작파형도.

제20도는 본 발명의 또다른 실시예를 나타내는 블록도.

제21도는 제20도 시스템의 운용상태의 한 예를 나타내는 블록 개념도.

제22도는 본 발명에 의한 시스템의 일반구조의 한 예를 나타내는 블록도.

제23도는 제22도에서의 네스트 공유장치의 내부구조를 도시한 블록도.

제24도는 네스트 공유장치의 한 예를 나타내는 타임챠아트이다.

* 도면의 주요부분에 대한 부호의 설명

2, 113 : 개입중단 제어수단 13 : 삽입감지부

14 : 제어부 30, 40 : 버스기능정지수단

31, 41 : CPCI(마이크로 프로세서부) 33, 43 : 마아크적재수단

34, 44 : 마아크감지수단 35, 45 : 데이터적재(삽입)수단

37, 47 : 인터페이스 36, 46, 73 : 플립플롭

61 : 개시마아크 64 : 엔드마아크

71 : 비교수단 72 : 수조작수단

74 : 버퍼 111 : 선입선출기억장치(FIFO)

141, 142, 143 : 출력게이트 321, 421 : 적재수단

PC1, PC2 : 이중프로세서장치 DXC : 이중화제어장치

DCS, DCSL, DCSR : 이중제어신호 BS1, BS1L, BS1R : 제1버스

IOl∼IOn : 입출력장치 BS2 : 제2버스

12L, 12R : 개입중단수단 INT_L, INT_R: 개입중단신호

iDBUS : 내부버스 iINTL, iINTR : 내부개입중단신호

SI : 기준자리복귀 SO : 기준자리이탈

MMU : 주기억장치 RDY, RDY1, RDY2 : 준비신호

FINT_L, FINT_R: 개입중단신호 Vc : 공급전압

INZ : 신호 GA : 오우픈 콜렉터 게이트

FG12, FG22 : 준비신호플랙 AG1, AG2 : 논리연산 출력수단

COPLO(L), COPLO(R) : 연산출력신호(허용신호)

IF, IF1, IF2 : 스테이션통신장치 NB : 내부버스

FG1, FG2 : 가능출력신호플랙 OG1, OG2 : 게이트

IN1, IN2, IN51 : 수신기

IOCE, IOCE1, IOCE2 : 제어허용신호, 라인

DXRDY : 준비 신호

G11, G21: 오우픈콜렉터 출력게이트

G11, G21, G16, G26 : AND 게이트 G12, G22 : OR 게이트

IN13, IN14 : 드라이버 INZ1, INZ2 : 초기치 설정신호

G16 : AND 게이트 SLDT1, SLDT2 : 패키지 위치신호

CD1, CD2 : 통신(제어)장치 NC : 네스트 공유장치

BS21, BS22 : 상위버스 NIBS : 하위버스

본 발명은 이중정환시에 제어의 연속성을 개선시키기 위해 두개의 프로세서 장치를 사용하는 이중컴퓨터 시스템에 관한 것으로 특히, 하나가 실제운용상태(주 시스템)있을 때 다른하나는 주시스템의 고장에 대비하여 대기상태(종속시스템)있는 두개의 프로세스장치와, 두개의 프로세서의 운용상태를 감시하여 한 프로세스장치의 작동을 제어하고 다른 프로세서장치를 대기상태에 있게하는 이중화 제어장치로 구성되는 이중컴퓨터 시스템에 관한 것이다.

이중시스템은 제어시스템의 신뢰성을 높이기 위한 유용한 기술로써 지금까지 사용되어 왔다.

두개의 프로세서장치(컴퓨우터)에 의해 신뢰성을 높이기 위한 시스템에 관하여는 예를 들면, 미합중국 특허공부 제3,503,048호, 제3,562,716호, 제3,846,670호등에 발표되어 있다.

제1도는 미합중국 특허공보 제3,864,670호에 발표되어 있는 종전기술에 의한 이중화 제어시스템의 한 예를 나타내는 블록개념도이다. 이 시스템은 두개의 프로세서장치(컴퓨우터)(PC1),(PC2)와, 이들 프로세서장치의 운용상태를 감시하기 위한 이중화 제어장치(DXC)와, 버스를 통해 상기 두개의 프로세서장치와 접속되어 있는 다수의 입출력장치(IO1)∼(IOn)로 구성되어 있다.

이중화제어장치(DXC)는 두개의 프로세서장치(PC1),(PC2)의 운용상태를 감시하고, 둘중의 한 프로세서를 가동시키고 다른 프로세서를 대기상태에 있게하며, 실제운용되고 있는 프로세서측이 고장나거나 보수작업등을 위해 시스템으로부터 분리될 경우에 실제운용의 임무를 다른 프로세서장치측에 교대시키기 위해 작동한다.

여기에서, 두 프로세서장치의 실제운용상태를 대기상태로 변환시키기 위한 타이밍을 위해 시스템의 리세트신호가 사용되는 것은 이중화제어장치(DXC)에서 일반적으로 행하여지는 것이다. 이러한 이중컴퓨터시스템에 있어서는, 시스템이 일단 리세트되면, 복귀전에 초기치 설정을 위한 조작시간이 요구되므로 최악의 경우 수백 ms 또는 수초동안 컴퓨터제어가 정지하는 것과 같은 고유의 문제점이 있다.

본 발명은 이러한 상황의 관점에서 이루어졌으며 그 1차적인 목적은 교체시간이 단축되고, 이중절환시(제어교체의 시기에)에 프로세서의 하아드웨어 개입중단을 이용하여 제어의 정지를 피할 수 있는 것을 특징으로 하는 이중컴퓨우터시스템을 실현시키는 것이다.

본 발명의 다른 목적은 한 프로세서장치로부터 다른 프로세서장치로의 제어교체가 수행될 때 제어의 연속성을 높일 수 있고, 평형수단으로의 금지된 액세스의 내용이 보호되어 신뢰성을 높일 수 있는 것을 특징으로 하며, 이중화제어장치에 있어서 한 프로세서장치로부터 다른 프로세서장치로의 제어교체를 원활히 하기 위하여 두 프로세서장치내 각 기억장치의 내용을등가화시키는 평형수단을 가지는 이중컴퓨우터 시스템을 실현하는 것이다.

본 발명의 또 다른 목적은 이중화 제어장치와 두 프로세서장치중의 하나가 시스템으로부터 분리되고, 다른 하나는 운용준비가 되는 것을 특징으로 하는 시스템을 실현하는 것이다.

제2도는 본 발명의 한 실시예를 나타내는 블록도이다.

동도에서, 참조부호(PC1),(PC2)는 이중프로세서장치를 나타내며, (DXC)는 두개의 프로세서장치(PC1),(PC2)로부터 발생되는 운용상태를 나타내는 모니터신호(STSL),(STSR)가 한 프로세서를 가동시키고 다른 프로세서장치를 대기상태에 있도록 하는 이중화 제어장치를 나타내며, 실제운용중에 있는 프로세서가 고장나거나 보수작업등으로 시스템으로부터 분리될 경우에, 실제운용의 임무를 다른 프로세서장치측에 교대시키기 위하여 이중화제어신호(DCSL),(DCSR)를 발생한다.

(BS1L),(BS1R)은 제1버스를 나타내며 이중화제어장치(DXC)와 두개의 프로세서장치(PC1),(PC2)를 접속시키고 데이터베이스를 상호등가화시키기 위한 데이터를 전송한다.

(IO1) 내지 (IOn)은 다른 시스템등으로 신호를 전송하기 위한 통신 기능을 가지며 프로세스로부터의 신호를 입력하고 프로세스에 신호를 출력하는 것과 같이 형태상 다른 입출력 장치를 나타낸다.

(BS2)는 프로세서장치(PC1),(PC2)와 입출력장치(IO1) 내지 (IOn) 사이에 데이터가 교환되며, 이들 장치를 접속시키는 제2버스이다. 제2버스(BS2)는 미래에 개발될 다양한 입출력장치와 이미 일반화되어 있는 장치들을 접속시키기 위하여 표준버스를 사용한다. 이중화제어장치(DXC)에 있어서, (11)은 두개의 프로세서장치(PC1),(PC2)로부터 생성되며 그 운용상태를 나타내는 신호(STSL),(STSR)를 감시하는 모니터 수단과, 실제운용상태에 있는 프로세서장치의 데이터베이스와 대기상태에 있는 프로세서장치의 데이터베이스를등가화시키기 위한 데이터베이스등가화 수단으로 구성되는 프로세서를 나타낸다. 참조부호(12L),(12R)은, 레지스터등과 같은 보지수단을 포함하도록 구성되고 제1버스(BS1)와 내부버스(iDBUS) 사이에 있으며, 각각 개입중단신호(INTL),(INTR)에 의해 두 프로세서장치(PC1),(PC2)에 주 시스템과 종속 시스템의 임무교체를 지시하는 독립된 두개의 개입 중단수단을 나타낸다.

이하, 상기와 같이 구성된 시스템의 운용을 설명한다.

만일, 모든 작동이 정상이면, 프로세서장치(PC1),(PC2)는 이중화제어장치(DXC)에 상태신호(STSL),(STSR)를 출력하고, 그러면 이중화제어장치(DXC)는 그 신호를 검출해서 어느쪽 프로세서장치를 가동시키거나 또는 대기상태에 있게할 것인지를 결정하여 그에 따라 이중화제어신호(DCSL),(DCSR)를 출력한다.

필요한 데이터베이스와 프로그램이, 초기치 설정의 시기에 통신기능과 제2버스를 갖는 입출력장치를 통해 호오스트컴퓨우터로부터 프로세서장치(PC1),(PC2)내의 기억장치(도시되지 않음)에 적재된다.

그러면 작동상태에서, 실제운용중에 있는 프로세서장치내 기억장치의 내용은 이중화제어장치(DXC)내의등가화 수단의 작동에 의해 제1버스를 통해 대기상태에 있는 프로세서장치의 기억장치에 연속적으로 복사되고 갱신된다.

그 때, 실제운용중에 있는 프로세서장치는 제2버스(BS2)를 통해 각 입출력장치(IO)와 정보를 교환하고 이렇게 소정의 제어등을 하기 위해 작동한다.

이러한 상태에서, 운용중에 있는 프로세서장치에 고장이 발생하면, 이것이 이중화제어장치(DXC)내의 모니터수단에 의해 감지되고, 그 결과 제어의 임무교대가 필요하면, 그에 따라 이중화제어신호(DCSL),(DCSR)가 교체된다. 그와 동시에 개입중단 요소가 내부버스(iDBUS)에 출력되고 내부 개입중단 신호(iINTL),(iINTR)가 발생하며 그리고 개입중단요소는 개입중단수단(12L),(12R)에 잔류된다. 그 때, 개입중단수단(12L),(12R)은 두 프로세서장치(PC1),(PC2)에 개입중단 신호(INTL),(INTR)를 출력한다. 개입중단신호(INTL),(INTR)를 받으면, 두 프로세서장치(PC1),(PC2)는 제1버스(BS1)를 통해 출력된 개입중단 요소를 분석하고 그것이 이중교체 개입중단으로써 인정되면 이미 출력된 이중화제어신호(DCSL),(DCSR)에 의해 제어의 임무교대가 이루어지고, 이렇게 하여 개입중단 요소는 제거된다.

이상 설명한 일련의 작동은 개입중단수단(12L),(12R)의 제공으로부터 수십 μS에서 수백 μS까지의 단시간내에 이루어질 수 있다. 이러한 제어교체에 의해 지금까지 대기상태에 있었던 프로세서장치는 실제운용되는 쪽으로 전환된다. 이 때, 대기상태에 있던 프로세서장치내 기억장치의 내용은 항상 다른쪽 프로세서장치의 기억장치 내용과 동일하도록 갱신되기 때문에, 이러한 제어작용은 원활하게 교체된다.

상기 실시예에서는, 제2버스(BS2)가 이중화되어 있는 것을 특징으로 하는 구조가 예시되어 있지만, 입출력장치(IO1) 내지 (IOn) 사이에 버스 스위치를 삽입하는 구조가 사용될 수도 있다.

이러한 구조의 시스템은 프로세서(11)로부터 독립되어 하아드웨어로 이용할 수 있는 개입중단수단이 이중화제어장치내에 마련되어, 제어 교체시간이 단축될 수 있고 제어작용의 일시정지를 피할 수 있는 것을 특징으로 하는 이중화 제어시스템으로써의 기능을 발휘하는 시스템인 것이다.

제3도는 두 프로세서장치내 기억장치의 내용을등가화시키기 위한 수단으로써 선입선출기억장치(FIFO)를 사용하는 이중컴퓨터 시스템의 다른 실시예를 나타내는 주요부 블록개념도이다.

동시스템에서, 실제운용측 프로세서장치내 기억장치의 데이터는등가화 수단으로써 운용측 프로세서장치의 기록명령에 의하여 FIFO에 기록되고, 그 기록된 내용은 대기상태에 있는 프로세서장치의 판독명령에 의해 판독된 다음 대기상태에 있는 프로세서장치내의 기억장치에 기록된다.

한편, 상기의 기억장치 내용을 위한등가화 수단으로써 FIFO가 사용되는 경우, 만일 FIFO에 일단 적재된 기억장치의 내용이, 예를 들면 운용측 프로세서장치의 무리한 조작에 의해 파손된다면, 이것은 곧바로 대기측 프로세서장치로 전해져서 같이 파손되게 된다.

이러한 결점을 제거하기 위하여, 본 실시예는 운용측 프로세서장치로부터 FIFO에의 판독/기록 액세스와 대기측 프로세서장치로부터의 판독/기록 액세스를 감시하고, 내용의 보호를 위해 FIFO의 조작에 의해 금지된 액세스를 금지시키며, 그에 의해 시스템의 신뢰도를 향상시키도록 구성되어 있다.

제3도에서, 이중화제어장치(DXC)는 선입선출 기억장치(FIFO)(111)와 FIFO(111)의 기준자리 복귀(SI) 및 기준자리 이탈(SO)을 제어하는 FIFO 제어수단(112)으로 구성된다.

FIFO 제어수단(112)은 두 프로세서장치(PC1),(PC2)와 이중화제어장치(DXC)로부터 발생된 판독/기록신호(WRI), 제어선언신호(CTL), 이중화제어신호(DCS)를 입력하고, 각 신호의 논리에 따라 기준자리복귀(SI) 및 기준자리 이탈(SO)을 제어하며, 보호를 위해 만일 불필요한 것이면 FIFO에의 액세스를 금지시킨다.

제4도는 제3도의 실시예의 한 예를 나타내는 블록도이다. 프로세서장치(PC1),(PC2)는 프로세서(CPU)와 주기억장치(MMU)를 각각 가지고 있다. 이중화제어장치(DXC)에 있어서, (110)은 각 프로세서장치에서 출력된 운용상태를 나타내는 신호(RDY1),(RDY2)를 감시하여 어느쪽 프로세서장치에 제어를 수행하도록 할 것인지를 결정하는 모니터수단을 표시하며, 그로부터 어느쪽 프로세서장치에 제어를 수행하도록 할 것인지를 지시하는 이중화제어신호(DCS_L),(DCS_R)가 발생된다.

FIFO 제어수단(112)은 이중화제어신호(DCS_L),(DCS_R), 두 프로세서장치 (PC1),(PC2)로부터 출력되는 판독/기록신호(WRI_L),(WRI_R) 그리고 제어선언신호 (CTL_L),(CTL_R)를 입력하고, 다음의 논리식(1),(2)에 의해 FIFO(111)의 기준자리복귀 (SI) 및 기준자리이탈(SO)을 제어한다.

여기에서, (WRI)는 기록시에 어서어트되는 외부의 판독/기록신호를 나타내고(각 신호의 첨자 L은 ＂좌측 프로세서장치로부터＂라는 의미를 나타내고, 첨자 R은 ＂우측 프로세서장치로부터＂라는 의미를 나타낸다), (CTL)은 실제운용측 프로세서장치에 의해 어서어트되는 제어선언신호이며, (DCS)는 이중화제어신호이며, 이중화제어장치는 제어가 수행되는 장치측의 (DSC)를 어서어트한다.

상기와 같이 구성된 시스템에 따라서, FIFO(111)가 FIFO 제어수단(112)으로부터 상기 논리식의 영향을 받는 경우에는, 기준자리복귀(SI) 및 기준자리이탈(SO)이 제어되고, 이와 같이 하여 FIFO(111)내의 데이터가 기록되고 판독될 수 있지만, 그렇지않은 경우에는, FIFO(111)에의 액세스가 금지되고 따라서 데이터를 보호할 수 있다.

그러나, 상기 실시예에서, 두 프로세서장치로부터의 액세스는 구조상 그렇지 않은 경우에는 이중화제어장치(DXC) 그 자체가 액세스할 수 있다고 가정된다.

이러한 구조에 의해,등가화 수단으로 FIFO를 이용하는 시스템에 있어서는, FIFO 액세스는 소정의 논리식을 만족시키도록 이루어지고, 이렇게 하여 FIFO 액세스 보호를 향상시킬 수 있으며, 신뢰성이 높은 이중화제어시스템을 제공할 수 있다.

제5도는 더욱 개선된 본 발명의 실시예를 나타내는 블록도이다. 제4도에 도시한 바와 같이, 기억장치 내용을 위한등가화 수단으로써 FIFO가 사용되는 경우, 대기상태에 있는 프로세서장치의 FIFO로부터의 데이터판독은 실제운용측 프로세서장치로부터 FIFO에 데이터를 기록하는 것에 비해 늦어지게 되고 또, 그렇게 되면, 데이터를 정확하게 전송한다는 것은 어려운 일이다. 본 실시예는 이러한 점을 개선하여 FIFO에의 정확한 데이터전송을 실현하였다.

제5도에서, 두 프로세서장치(PC1),(PC2)로부터 출력되는 액세스 신호, FIFO(111)로부터 출력되는 데이터용량이 비어있는 것을 나타내는 신호(EMPY) 및 데이터용량이 절반정도 차있는 것을 나타내는 신호(HFUL), 기준자리 이탈신호(SO), 기준자리복귀신호(SI)등과 같은 신호의 논리에 따라 개입중단 제어수단(113)은 두 프로세서장치에 개입중단신호를 출력하고, 이렇게 하여 만일 필요치 않은 경우 데이터 판독의 우선권을 높이기 위한 개입중단으로부터 프로세서장치측을 보호한다.

이중화제어장치(DXC)에 있어서, 개입중단 제어수단(113)은 다음의 논리식 (3),(4)에 따라 두 프로세서장치(PC1),(PC2)에 데이터판독의 우선권을 높히기 위한 개입중단을 나타내는 개입중단신호(FINT_L),(FINT_R)를 출력하도록 구성된다.

여기에서, (ACC)는 개입중단 제어수단에의 액세스신호(각 신호의 첨자 L은 ＂좌측 프로세서장치로부터＂라는 의미를 나타내고, 첨자 R은 ＂우측 프로세서장치로부터＂라는 의미를 나타낸다), (SO)는 FIFO의 기준자리 이탈신호, (SI)는 FIFO의 기준자리복귀신호, (HFUL)은 FIFO내에서 데이터의 용량이 절반적재되었을 때 발생되는 절반신호, (EMPY)는 FIFO가 비었을 때 발생되는 비어있다는 신호, (FINT_L)은 좌측 프로세서장치에 출력되는 개입중단신호, (FINT_R)은 우측 프로세서장치에 출력되는 개입중단신호, (IRST)는 액세스신호(ACC)가 발생되었을 때 우측 또는 좌측 프로세서장치로부터 출력되는 개입중단신호(FINT_L),(FINT_R)를 위한 리세트신호를 각각 표시한다.

제6도는 FIFO에 적재되는 동등한 데이터의 수를 X축방향으로 잡고 시간을 Y축방향으로 잡은 것을 특징으로 하는, 상기와 같이 구성된 시스템의 한 운용예를 나타내는 운영개념도이다.

지금, 좌측 프로세서장치는 실제운용상태에 있고, 우측 프로세서장치는 대기상태에 있다고 가정하자. 만일, 실제운용측 프로세서장치(PC1)로부터 FIFO에의 데이터기록이 대기상태에 있는 프로세서장치(PC2)에 의한 데이터판독보다 더욱 빈번하다고 하면, 적재되는 데이터의 수는 도시한 바와 같이 서서히 증가하고, 이렇게 하여 적당한 시간이 경과하면 전체용량의 반에 도달하게 된다. 그러면, 절반신호(HFUL)가 FIFO(111)로부터 출력된다. 절반신호(HFUL)를 받으면, 개입중단제어수단(2)은 논리식(4)에 의한 개입중단신호(FINT_R)를 출력한다. 개입중단신호를 검출하면, 대기상태에 있는 프로세서장치(PC2)는 리세트신호(IRST)에 개입중단신호(FINT_R)를 리세트시키고, FIFO(111)로부터의 데이터판독의 우선권을 높인다. 이렇게 하여, FIFO(111)에 적재되는 데이터의 수는 서서히 감소하게 된다. 여기에서, 실제운용측 프로세서장치(PC1)로부터의 데이터 판독율과 대기상태에 있는 프로세서장치(PX2)로부터의 데이터판독율이 다시 미묘하게 변화하면, FIFO(111)에 적재되는 데이터량은 (A)부분에 도시한 바와 같이 절반이 차는 경계지점에서 동요하게 된다. 그러나, 비어있다는 신호(EMPY)는 이 상태에서는 아직 출력되지 않고, 따라서 식(4)에 의한 개입중단신호(INT_R)도 출력되지 않는다.

FIFO로부터 대기상태측 프로세서장치(PC2)의 데이터판독조작은 빠르고, 적재되는 데이터량은 감소하여 일정한 시간이 경과한 후 비게되면, 비어있다는 신호(EMPY)가 출력된다. 그후, FIFO(111)에 적재되는 데이터의 수는 (B)부분에 도시한 바와 같이 증가하게 되고, 절반이 차는 지점에 이르게되면 식(4)에 의한 개입중단신호(INT_R)가 출력되며, 이렇게 하여 대기상태에 있는 프로세서장치(PC2)의 데이터판독의 우선권을 높이게 된다.

제7도는 프로세서장치내의 구조가 한 프로세서장치로부터 다른 장치로 제어의 임무가 교대될 시기에 실제운용의 진행정도가 제어되어, 임무교대의 시기에 실제운용이 연속적으로 수행되도록 고안된 것을 특징으로 하는 본 발명의 또 다른 실시예에 대한 블록도이다.

프로세서장치(PC1),(PC2)에 있어서, (31),(41)은 CPU을 각각 나타내고, (32),(42)는 여러 데이터베이스, 제어프로그램, 제어프로그램의 요구에 의해 활성화되는등가화 요구 프로그램등이 적재되는 주기억장치를 나타낸다.

(33),(43)은 실제운용이 개시되고 끝나는 시점에서 이중화제어장치(DXC)내의 FIFO(111)에 개시마아크 및 엔드마아크를 적재하는 마아크적재수단을 나타내고, (34),(44)는 엔드마아크가 FIFO(111)로부터의 판독에 있어서 나타나는지의 여부를 검출하는 엔드마아크 검출수단이며, (35),(45)는 엔드마아크가 검출될 때 주기억장치

(MMV)(32),(42)에 개시 마아크로부터 엔드마아크까지의 데이터를 적재하는 데이터적재수단을 나타낸다.

상기와 같이 구성된 시스템의 운용에 대해서 다음에 설명한다.

여기에서, 프로세서장치(PC1)는 실제운용중에 있는 것이고, 프로세서장치 (PC2)는 대기상태에 있는 것이다. 프로세서장치(PC1)는 예를 들면, 제어프로그램에 의해 피이드백제어와 순차제어를 수행하고 주기억장치(32)내의 데이터베이스를 갱신한다. 대기상태에 있는 프로세서장치(PC2)의 기억장치의 내용을등가화시키기 위하여 필요한 갱신데이터를 위하여,등가화 요구프로그램의 요구에 따라등가데이터틀이 마련되고, 또 이중화제어장치(DXC)내의 FIFO(111)에 적재된다.

여기에서, 마아크 삽입수단(33)은 실제운용이 개시되고 끝나는 시점에서 각각 개시마아크와 엔드마아크를 삽입한다. 즉, 프로세서장치(PC1)가 운용되는 경우, 예를 들면, 다수의 제어루우프의 제어를 위하여, 한 루우프의 제어가 개시되고 끝나는 시점에서 개시마아크와 엔드마아크가 삽입된다. 그리고, 다수의 순차표에 따라 순차제어가 수행되는 경우, 하나의 순차표가 조작될 때마다 개시마아크와 엔드마아크가 삽입된다.

제8도는 FIFO(111)에 적재되는등가데이터틀의 한예를 나타내는 블록개념도이다.

등가데이터틀은 개시마아크(61), 대기상태측 프로세서장치의 기억장치의 기록번지(62), 다수의 갱신데이터(63), 그리고 엔드마아크(64)로 구성되어 있다.

대기상태에 있는 프로세서장치(PC2)는 FIFO(111)로부터 데이터를 판독하여 그 자신의 기억장치(42)에 그것을 적재한다.

여기에서, 기억장치(42)에의 적재를 위하여, 엔드마아크검출수단(44)은 엔드마아크가 FIFO(111)로부터의 데이터 판독에 있어서 나타나는지의 여부를 검출하여서 만일 감지된다면, 개시마아크(61)와 엔드마아크(64)사이에 있는 데이터(63)는 (62)로 표시된 번지에 적재되고, 만일 엔드마아크가 검출되지 않는다면 적재가 되지 않는다.

제9도는 예를 들면, 프로세스제어에서 순차표 처리를 수행하기 위한 실제운용측 프로세서장치(PC1)의 순서도이다.

순차처리에 있어서, 하나의 순차표를 조작하기 전에, 선두에 개시마아크와 표번지(表番地)(ⅰ)가 이중화제어장치(DXC)의 FIFO(111)에 적재된다. 표처리에 있어서, 실제운용측 프로세서장치(PC1)의 기억장치(32)의 데이터베이스는 갱신되고,등가화되어야 할 데이터를 위한 번지와 데이터가 FIFO(111)에 적재된다. 그리고, 엔드마아크가 표처리의 마지막에 FIFO(111)에 적재된다.

제10도는등가화를 위한 대가상태측 프로세서장치(PC2)의 운용을 나타내는 순서도이다.

대기상태측 프로세서장치(PC2)는 FIFO(111)로부터 데이터를 판독하고 엔드마아크가 그 안에 존재하는가를 검출하여, 엔드마아크가 검출되면 기억장치(42)에 개시마아크와 엔드마아크사이의 데이터를 적재하고, 이렇게 하여등가화를 완료한다.

모든 표에서 상기 조작을 완전히 이룸으로써, 실제운용측 프로세서장치(PC1)내의 갱신데이터는 FIFO(111)를 거쳐서 대기상태측 프로세서장치(PC2)내 기억장치 (42)의 지정번지에 연속적으로 적재된다.

프로세서장치(PC1)가 순차표 수행도중 고장이 나서 제어의 임무가 대기상태측 프로세서장치(PC2)로 이양되면, 프로세서장치(PC1)는 FIFO(111)에의 엔드마아크의 삽입을 중지한다. 그 결과, 처리도중 표에 의해 갱신된 데이터베이스는 대기상태측 프로세서장치(PC2)의 기억장치(42)에 적재되지 않을 것이고, 따라서 제21의 이무를 부여받은 프로세서장치(PC2)는 등가화된 표번호 +1표(제어의 임무 이양전에 수행중의 표)로부터 처리를 시작할 것이다. 이렇게 하여, 제어의 연속성을 확실히 할 수 있다.

본 실시예에 의하면, 제어측 프로세서장치에 있어서, 개시마아크와 엔드마아크는 실제운용이 개시되고 끝나는 시점에서 FIFO(111)에 적재되어 있는 데이터에 각각 삽입되고, 대기측 프로세서장치는 엔드마아크가 검출되면등가화되어 있는 데이터를 그 자신의 기억장치에 적재되도록 함으로써, 제어의 임무를 받은 프로세서장치는 제어의 임무를 받기 바로 직전에 제어상태에 들어갈 수있고, 이렇게 함으로써 제어의 연속성을 확실히 할 수 있다.

제11도는 본 발명의 또 다른 실시예를 나타내는 블록도이다.

프로세서장치중 어느 하나가 뒷판으로부터 분리되거나 예를 들면 보수작업시에 전원공급의 개폐조작이 행하여질 경우에, 본 실시예에서의 프로세서장치에 이르는 버스에 교란이 일어나지 않을 것이다.

동도에서, (PC1),(PC2)는 각각 두 프로세서장치(PC1),(PC2)에 작동전원을 공급하는 두개의 전원공급수단이며, (BS1)은 두 프로세서장치(PC1),(PC2)을 접속하고 데이터 베이스를등가화시키기 위한 데이터를 전송하는 1차 버스이다. (IO1) 내지 (IOn)은 다른 시스템등에 신호를 전송하는 통신기능을 가지며, 프로세스로부터의 신호를 입력하거나 프로세서에 신호를 출력하는 것과 같이 형태가 다른 입출력장치를 표시한다. (BS2)는 좌우측 두 그루우프를 접속하고, 두 프로세서장치 (PC1),(PC2)와 입출력장치(IO1)∼(IOn) 사이의 데이터교환을 위한 제2버스이다. 제2버스(BS2)는 미래에 개발될 다양한 입출력 장치와 이미 일반화되어 있는 것들을 접속시키기 위하여 표준버스를 사용한다.

두 프로세서장치(PC1),(PC2)에 있어서, (30),(40)은 해당전원공급수단의 개폐조작시와 그 수단의 전원차단시의 출력전압 과도상태에서 적어도 제1버스(BS1)의 데이터 전송기능을 정지시키는 버스기능정지수단을 나타내며, (32),(42)는 데이터베이스를 저장하기 위한 기억장치(36),(46)은 제1버스(BS1)의 인터페이스, (37),(47)은 제2버스(BS2)의 인터페이스(32),(42)은 기억장치(32),(42)에 프로그램 및 데이터베이스를 적재하기 위한 적재수단, (322),(422)는 이중화제어장치(DXC) 또는 자신의 기억장치외의 상대편 프로세서장치의 기억장치공간에 있는등가화 데이터에 액세스할 수 있는 기억장치 액세스수단을 나타낸다.

만일, 모든 작동상태가 정상이면, 프로세서장치(PC1),(PC2)는 그에 따라 이중화제어장치(DXC)에 신호를 출력하고, 이중화제어장치(DXC)는 그 신호를 감시하여 어느쪽 프로세서장치를 운용시키고 어느쪽을 대기상태에 있게 할 것인지의 여부를 결정한다.

필요한 데이터베이스와 프로그램은 통신기능을 갖는 입출력장치와 제2버스를 통하여 적재수단(321),(421)의 초기치 설정의 시기에 호오스트 컴퓨우터(도시하지 않음)로부터 각 프로세서장치내의 기억장치(32),(42)내에 적재된다.

운용상태에 있어서, 실제운용측 프로세서장치내 기억장치(예를 들면 32)의 내용은 제1버스(BS1)를 통하여 이중화 제어장치(DXC)내의등가화수단(11)의 작동에 의해 연속적으로 복사되고 그렇게 하여 대기측 프로세서의 기억장치(예를 들면 42)로 갱신된다. 그 때, 실제 운용측 프로세서장치는 제2버스의 수단에 의해 각 입출력장치(IO)와 데이터를 교환하여, 소정의 제어작용등을 행한다.

이러한 상태에서, 만일 실제운용측 프로세서장치에 고장이 발생하면, 이중제어장치(DXC)에 의해 감지되어, 대기상태에 있던 프로세서장치는 운용상태로 들어간다. 이 경우에, 대기상태에 있던 기억장치의 내용은 항상 상대쪽 프로세서장치내 기억장치의 내용과 같아지도록 갱신됨으로써, 제어작용이 원만하게 교대될 수 있다.

고장이 난 프로세서장치는 우선 보수를 위하여 관련전원을 차단하고, 버스기능 정지수단(예를 들면 30)은 해당던전원공급수단(PC1)으로부터의 전원차단 또는 출력전압의 과도상태를 나타내는 신호(INZ)를 입력하여 최소한 해당 1차버스(BS1)의 데이터 전송기능을 정지시킨다. 이와 같이 하여, 고장난 프로세서장치로 연결되는 1차버스(BS1)는 교란으로부터 보호된다.

제12도는 버스기능 정지수단(30),(40)의 한예를 나타내는 블록도이다. 여기에서, 오우픈 클렉터게이트(예를 들면 7438,74LS38,74ALS38U등과 같은)(GA)가 사용된다.

버스제어신호 및 전원공급수단(PS)으로부터의 신호(INZ)가 게이트의 입력단에 인가된다.

제13도는 전원공급수단(PS)으로부터 발생된 신호(INZ)에 대한 설명도이다.

만일 (a)에 도시한 바와 같이 전원이 개폐됨에 따라 공급전압(Vc)이 변화하면, 신호(INZ)는 (b)에 도시한 바와 같이 공급전압(Vc)이 프로세서장치의 작동영역에 도달할 때 높은 레벨이 된다.

전원이 연결되었거나 또는 차단된쪽 프로세서장치의 인터페이스(37) 또는 (47)은 신호(INZ)의 레벨이 낮을 때, 즉 전원이 차단되었을 때 공급전압(Vc)의 과도상태의 시기와 전원차단의 시기에 데이터 전송기능을 정지시키기 위하여 제1버스(BS1)를 제어하는, 적어도 제어신호의 출력게이트를 위해 제12도에 도시한 오우픈콜렉터 게이트(GA)를 사용한다. 이와 같이 하여, 이중화제어장치 또는 상대측 프로세서장치는 제1버스(BS1)를 통한 운용의 영향을 받지 않게 된다.

제14도는 실제운용상태에 있던 프로세서장치에 이상이 발생할 때 그 때까지 대기상태에 있던 종속시스템의 프로세서장치가 주시스템으로의 작동상태로 전환하기 위한 임무교대작업이 원활하게 이루어지도록 구성된 본 발명의 또 다른 실시예를 나타내는 블록도이다.

동도에서, 정상운용상태를 나타내는 준비신호(RDY1),(RDY2)를 발생하는 준비신호플랙(ready signal flag)과 운용측 자체의 가능출력(Capability)을 나타내는 가능출력 신호플랙(FG12),(FG22)이 두 프로세서장치(PC1),(PC2)내에 제공된다. (AG1),(AG2)는 두개의 플랙(FG11),(FG12) 또는 (FG21),(FG22)로부터의 준비신호 (RDY)와 가능출력신호(ALT)를 입력하고, 산술적으로 두신호의 논리적(論理積)을 연산하여, 연산출력신호(COPLO(L)),(COPLO(R))를 허용신호로써 입출력장치(IO)에 전송하는 논리연산 출력수단을 나타내며, 여기에서 이를 위해 AND 게이트가 사용된다.

가능출력 신호플랙(FG12),(FG22)이 이중화제어장치(DXC)에 제공되는 세트스위치(SW)의 상태와 시스템내 이중화제어장치(DXC)와 프로세서장치(PC1),(PC2)의 패키지 상태에 따라서 설정될 수도 있다. 여기에서, 세트스위치(SW)는 보수작업등의 시기에 프로세서장치(PC1),(PC2)가 운용측으로 되는 것을 수동으로 선택하기 위한 것이다.

만일, 예를 들면 세트스위치(SW)가 프로세서장치(PC1)를 선택했다면, 프로세서장치(PC1)내의 플랙(FG12)은 준비되고(어서어트(assert)됨), 프로세서장치(PC2)내의 플랙(FG22)은 부정된다(니게이트(negate)됨). 다음에, 만일 세트스위치(SW)가 정상상태로 설정이 되어 있다면, 그 상태는 프로세서장치(PC1),(PC2)내의 두 플랙(FG12),(FG22)가 준비되어 있는 상태이다.

안정상태와 비정상 상태에서의 상기와 같이 구성된 시스템의 운용에 대한 설명을 먼저 이중화제어장치(DXC)내 세트스위치(SW)가 안정상태로 설정되어 있는 경우에 대해서 한다.

제15도는 이 경우에 있어서의 운용을 나타내는 타임챠아트이다.

[안전운용]

이중화제어장치(DXC)내의 스위치(SW)는 이 경우 정상상태로 설정되어 있기 때문에, 두 프로세서장치(PC1),(PC2)내의 플랙(FG12),(FG22)은 각각 부분(A)의 (b)와 (g)에 도시된 바와 같이 어서어트(assert) 된다.

두 프로세서장치(PC1),(PC2)는 모두 정상운용상태이고, 플랙(FG11),(FG21)으로부터는 준비신호(RDY1),(RDY2)가 발생되며, 그 신호를 받으면, 이중화제어장치 (DXC)는 프로세서장치(PC1)을 운용상태로 되게 하고 프로세서장치(PC2)를 대기상태로 되게 하기 위하여 제어신호(DCS(L))를 어서어트하고 (DCS(R))을 니게이트(negate)한다.

두개의 플랙(FG11),(FG12) 및 (FG21),(FG22)으로부터 신호를 받으면, 두 프로세서장치(PC1),(PC2)내의 논리연산 출력수단(AG1),(AG2)은 어서어트상태가 되도록 입출력장치(IO)에 허용신호(COPLO(L)),(COPLO(R))를 출력한다. 허용신호를 받으면, 입출력장치(IO)는 운용상태로 되고, 프로세서장치(PC1)측으로부터의 신호로 액세스된다.

[이상발생시의 운용]

상기의 운용상태에서 프로세서장치(PC1)에 이상이 발생하면, 자기진단수단이 그것을 감지하여, 부분(B)의 (a)에 도시한 바와 같이 준비신호플랙(FG11)이 니게이트되고, 가능출력신호플랙(FG12),(FG22)은 (b)와 (g)에 도시한 바와 같이 모두 어서어트상태로 된다.

준비신호(RDY1)가 니게이트된 후, 논리연산 출력수단(AG1)은 논리연산출력신호(허용신호)(COPLO(L))를 니게이트하지만, 다른쪽 논리연산출력수단(AG2)에서 출력된 출력신호(COPLO(R))는 (h)에 도시한 바와 같이 어서어트상태에 있으므로, 입출력장치(IO)는 그 운용을 계속한다.

준비신호(RDY1)가 니게이트된 후, 이중화제어장치(DXC)는 한 제어신호 (DCS(L))를 니게이트하고 다른 제어신호(DCS(R))를 어서어트한다. 제어신호 (DCS(R))가 어서어트된 후, 프로세서장치(PC2)는 IO 버스를 통해 입출력장치(IO)를 액세스한다.

상기 운용에 따라, 만일 한 프로세서장치에 운용상의 이상이 발생하면, 입출력장치(IO)에의 두 허용신호(COPLO)는 모두 니게이트되지 않고, 이와 같이하여 원활한 임무교대를 확실히 할 수 있다.

제16도는 예를 들면, 이중화제어장치(DXC)내 세트스위치(SW)가 프로세서장치 (PC1)를 선택하도록 설정되어 있는 경우에 운용을 나타내는 타임챠아트이다.

[안정상태]

이중화제어장치(DXC)는 프로세서장치(PC1)의 운용준비가 되도록 (d)에 도시한 바와 같이 제어신호(DCS(L))를 어서어트하고 프로세서장치(PC2)는 대기상태에 있도록 (e)에 도시한 바와 같이 제어신호(DCS(R))를 니게이트한다. 프로세서장치 (PC1)내의 가능출력 신호플랙(FG12)은 세트스위치(SW)의 상태로부터 그 스스로가 운용측이 될 수 있다는 것을 결정하여 (b)에 도시된 바와 같이 어서어트상태로 된다.

그 때, 가능출력플랙(FG22)은 세트스위치(SW)의 상태로부터 그 스스로가 운용측이 될 수 없다는 것을 결정하여 (g)에 도시된 바와 같이 니게이트 상태로 된다. 따라서, 논리연산출력신호(COPLO(L))는 (C)에 도시된 바와 같이 어서어트되고, 논리연산 출력신호(COPLO(R))는 (h)에 도시된 바와 같이 니게이트 되어, 입출력장치(IO)는 프로세서장치(PC1)에 의해 액세스된다.

[이상 발생시]

프로세서장치(PC1)에 이상이 발생하면, 준비신호플랙(FG11)은 (a)에 도시된 바와 같이 니게이트된다. 그 때, 논리연산 출력수단(AG1)은 (c)에 도시한 바와 같이 출력신호(COPLO(L))를 니게이트한다.

그러나, 이중화제어장치(DXC)는 세트스위치(SW)가 이미 프로세서장치(PC1)를 선택하도록 설정되어 있기 대문에 준비신호(RDY1)가 니게이트하는 것을 감지하며, 제어신호(DCS(L))는 (d)에 도시한 바와 같이 어서어트 상태에 있고, 제어신호 (DCS(R))는 (e)에 도시한 바와 같이 니게이트되어 있다. 따라서, 논리연산 출력수단(AG2)의 출력신호(COPLO(R))는 (h)에 도시한 바와 같이 니게이트되어 있다.

논리연산출력수단(AG1)의 출력신호(COPLO(L))가 니게이트된 후에는(논리연산 출력수단(AG1)의 출력신호(COPLO(R))는 이미 니게이트되어 있음) 입출력장치(IO)에는 IO 버스로부터의 액세스가 뒤따르지 않게된다.

상기 운용에 의해, 세트 스위치(SW)가 한 프로세서장치를 선택한 경우, 논리연산 출력 수단(AG1),(AG2)의 출력신호에 의해 IO버스로부터 갑자기 액세스가 뒤따르지 않을 수 있게 되며, 이렇게 하여 운동의 신뢰성을 확실히 한다.

제17도는 제14도의 또 다른 예를 나타내는 블록도이다.

본 예에서, 프로세서장치(PC1),(PC2)는 각각 마이크로 프로세서부 (31),(41)와 인터페이스부(IF1),(IF2)로 구성되어 있으며, 그들 모두는 내부버스(NB)에 의해 접속되어 있다. 여기에서, 준비신호 플랙(FG11),(FG21)은 마이크로 프로세서부에 제공되며, 가능출력신호 플랙(FG1),(FG2)은 인터페이스부(IF1),(IF2)에 제공된다.

(OG1),(OG2)는 플랙(FG12),(FG22)으로부터 출력된 가능출력신호와 이중화제어장치(DXC)로부터 출력된 제어신호(DCS(L)),(DCS(R))를 입력하기 위한 게이트를 나타낸다. 논리연산 출력수단(AG1),(AG2)은 게이트로부터 출력된 신호와 플랙(FG11),(FG12)으로부터 출력된 준비신호(RDY1),(RDY2)를 입력하고, 입출력장치 (IO)에 제공하기 위해 출력신호(COPLO(L)),(COPLO(R))를 와이어(DR)로 보낸다.

이러한 구성으로부터, 가능출력신호 플랙(FG12),(FG22)은 이중화 제어장치 (DXC)그 자체가 정상으로 운용되고 있는지의 여부, 이중화 제어장치(DXC)가 내부버스(NB)를 통해 패키지화되어 있는지의 여부를 감시하여, 이중화 제어장치(DXC)가 정상으로 운용되고 있지 않거나 시스템(뒷판)에 패키지화 되어 있지 않은 경우, 그 상황은 세트스위치(SW)가 둘중의 한 프로세서장치를 선택한 상황과 같다.

상기 설명은 프로세서장치(PC1)가 운용측일 경우에 대해서 언급하였지만 프로세서장치(PC2)가 운용측일 경우에도 시스템은 마찬가지로 운용된다.

제18도는 시스템으로부터 이중화 제어장치의 분리를 용이하게 하도록 구성되어 있는 본 발명의 한 실시예를 나타내는 블록도이다.

이중화제어장치(DXC)는 두 프로세서장치(PC1),(PC2)중의 하나를 주 시스템으로 운용하고 다른 하나를 종속시스템으로 운용하기 위하여 제어허용신호 (IOCE1),(IOCE2)를 출력한다.

이중화제어장치(DXC)에 있어서, (13)은, 예를 들면 접속기부분의 밖으로 이중화제어장치(DXC)가 장착되어 있는 프린트배선판을 잡아끌어서 접점이 분리되는 것을 감지하도록 구성되며, 장치가 시스템으로부터 분리되고 시스템에 삽입되는 경우를 감지하는 삽입감지부를 표시하며, 이렇게 하여 시스템으로부터의 장치의 분리를 감지한다.

(141),(142)는 각각 프로세서장치(PC1),(PC2)에 제어허용신호 (IOCE1), (IOCE2)를 출력하기 위한 1차 및 2차 출력게이트를 표시하고, (14)는 삽입감지부 (13)로부터의 신호에 따라 1차 및 2차 출력게이트(141,142)를 제어하기 위한 제어신호를 발생하는 제어부를 표시며, (143)은 제어부(14)로부터 이중화제어장치(DXC)가 정상으로 운용되고 있다는 것을 나타내는 신호(DXRDYi)를 받아 준비신호(DXRDY)를 발생하기 위한 3차 출력게이트를 표시한다.

프로세서장치(PC1)에 있어서, (G11)은 그 자신의 준비신호(RDY1), 이중화제어장치(DXC)내의 2차출력게이트로부터의 제어허용신호(IOCE2), 그리고 3차출력게이트(143)로부터 준비신호(DXRDY)를 입력하기 위한 오우픈콜렉터 출력게이트를 표시하며, (IN1)은 출력게이트(G11)의 출력단이 접속되고, 이중화제어장치(DXC)의 1차 출력게이트(141)로부터의 제어허용신호(IOCE1)가 출력되는 IOCE1라인의 신호를 입력하고, 프로세서장치(PC1)를 주시스템으로써 가동시키기 위한 허용신호(01)을 출력 게이트를 표시한다.

프로세서장치(PC2)에 있어서, (G21)은 그 자신의 준비신호(RDY2), 이중화제어장치(DXC)내 1차출력게이트(141)로부터의 제어허용신호(IOCE1), 그리고 3차출력게이트(143)로부터의 준비신호(DXRDY)를 입력하기 위한 오우픈콜렉터 게이트를 표시하며, (IN2)은 출력게이트(G21)의 출력단이 접속되고 이중화제어장치(DXC)의 1차 출력게이트 출력단이 접속되고, 이중화제어장치(DXC)의 1차 출력게이트(142)로부터의 제어허용신호(IOCE2)가 출력되는 IOCE2라인의 신호를 입력하고, 프로세서장치 (PC2)를 주시스템으로써 가동시키기 위한 허용신호(02)을 출력하기 위한 게이트를 나타낸다.

(R1),(R2)는 제어허용신호(IOCE1),(IOCE2)가 출력되는 라인의 레벨을 끌어올리기 위한 저항을 표시한다.

다음에, 시스템이 정상으로 운용되는 경우, 이중화제어장치(DXC)가 분리된 경우, 그리고 이중화제어장치(DXC)가 삽입되는 경우의 상기와 같이 구성된 시스템의 운용에 대해서 설명한다.

제19도는 각 동작상태에 있어서의 신호레벨을 나타내는 동작파형도이다. 동도에서, 신호위의 선은 ＂저활성화＂(정상상태)를 표시한다.

그 상태는 프로세서장치(PC1),(PC2) 및 이중화제어장치(DXC)가 모두 정상으로 운용되며, 준비신호(RDY1),(RDY2),(DXRDY)가 모두 활성화되어 있는 상태이다.

이러한 상태에서, 이중화제어장치(DXC)는 프로세서장치(PC1)을 주시스템으로 선택하며(프로세서장치(PC2)도 마찬가지로 선택될 수 있다. 제어허용신호(IOCE1)는 활성화되고 제어허용신호(IOCE2)는 비활성화되며, 제어신호는 활성화된다(제19도의 (a)부분).

제어허용신호(IOCE1)가 활성화되기 때문에, 프로세서장치(PC1)는 허용신호 (01)에 의해 주시스템으로 작동된다. 이 경우, 준비신호(DXRDY)가 활성화되기 때문에, 오우픈 콜렉터 출력게이트(G11)는 폐쇄된다.

제어허용신호(IOCE2)는 비활성화되기 때문에, 프로세서장치(PC2)는 종속시스템으로 작동되며, 이 경우, 준비신호(DXRDY)가 활성화되기 때문에, 오우픈 클렉터 출력게이트(G21)는 폐쇄된다.(이중화제어장치(DXC)의 분리)

상기 정상상태에서 이중화제어장치가 시스템으로부터 분리되는 경우, 먼저 삽입감지부(13)가 이것을 감지하고, 삽입감지부(13)로부터 신호를 받으면 제어부 (14)는 제19도(b)부분에 도시한 바와 같이 준비신호(DXRDY)를 비활성화시킨다.

준비신호(DXRDY)가 비활성화되면, 프로세서장치(PC1)내의 게이트(G11)가 개방되고, 활성레벨이 출력된다. 제어허용신호(IOCE1)가 활성화(저 레벨)되기 때문에, 프로세서장치(PC2)내의 게이트(G21)는 폐쇄되어 있다.

제어신호(DXRDY)가 비활성화된 후, 이중화제어장치(DXC)내 제어부(14)는 프로세서장치(PC1),(PC2)내의 게이트(G11),(G21)가 가동되는 시간(t1)을 기다리고 나서, 제어신호를 비활성화한다. 이와 같이하여, 1차 및 2차출력게이트(141),(142)는 모두 어프(off)되고, 그후 그 출력단은 시스템으로부터의 이중화제어장치(DXC)의 분리에 의해 제어허용신호(IOCE1),(IOCE2)가 출력되는 라인으로부터 물리적으로 분리된다.

프로세서장치(PC1)로부터 출력된 제어허용신호(IOCE1)가 활성화되기 때문에, 운용하는 동안 이중화제어상태가 유지된다.

이 구조는 이중화제어장치(DXC)가 작동개시로부터 단시간동안 그 작동상태를 안정되게 하고, 라인(IOCE1),(IOCE2)으로부터 분리될 때까지 시스템으로부터의 분리를 위하여 그 작동상태가 감지되도록 하는 구조이다.

[시스템에 이중화제어장치(DXC)의 삽입]

이중화제어장치(DXC)가 분리되어 있고 프로세서장치(PC1)가 주시스템으로써 운용되는 상태에서, 만일 이중화제어장치(DXC)가 삽입된다면, 신호(IOCE1i), (IOCE2i),(DXRDYi) 및 제어부(14)로부터의 제어신호는 초기상태에서 모두 비활성화되고 1차 내지 3차출력게이트는 모두 폐쇄된다.

이중화 제어장치(DXC)가 시스템에 완전히 삽입되면, 삽입감지부(13)가 이를 감지하여 그 신호를 제어부(14)로 보낸다. 그 신호를 받으면, 제어부(14)는 라인 (IOCE1),(IOCE2)의 전류 신호상태를 판독하여 그 값을 각각 (IOCE1i),(IOCE2i)로 설정된다. 이 경우에, (IOCE1i)은 활성화되고 (IOCE2i)는 비활성화된다. 그리고 제어신호가 활성화되며, 출력게이트가 개방되는 시간(t2)이 확보된후, 준비신호 (DXRDY)가 활성화된다.(제19도(C))

준비신호(DXRDY)가 활성화되면, 프로세서장치(PC1)내 게이트(G11)는 폐쇄되지만, 활성레벨이 이중화제어장치(DXC)에 의해 라인(IOCE1)에 이미 출력되어 있기 때문에, 이중화제어 상태는 유지된다.

그 때, 풀업(pull-up)저항(R1),(R2)은 고레벨에서 출력게이트가 폐쇄되는 쪽으로 오는 라인(IOCE1),(IOCE2)을 확보한다.

상기 조작에 의해, 시스템으로부터 이중화제어장치를 분리시키기 위해 특별한 조작을 필요로하지 않으며, 시스템이 구조상 이중화되어 있지 않을 때(단일 시스템)그 자신의 신호가 활성화되면, 라인(IOCE)은 자동적으로 활성화되고 이와 같이 하여 어떤 특별한 구성을 필요로 하지 않고 단일시스템을 실현시킬 수 있다.

제20도는 다른쪽 프로세서장치가 분리되어 있을 때, 한 프로세서장치로 시스템을 용이하게 운용하도록 구성된 본 발명의 다른 실시예에 대한 블록도이다.

동도에서, 이중화제어장치(DXC)는 두 프로세서장치(PC1),(PC2)중의 하나를 주시스템으로, 다른 하나를 종속시스템으로 가동시키기 위한 제어부(14)로부터의 제어허용신호(IOCE1),(IOCE2)와 이중화 제어장치(DXC)의 존재와/또는 정상/비정상을 나타내는 제어부(14)로부터의 준비신호(DXRDY)를 출력한다.

특별히 여기에서 도시되어 있지는 않지만, 제어부(14)는 각 프로세서장치의 운용상태를 감시하기 위한 모니터수단을 가지며, 감시의 결과에 따라 제어허용신호 (IOCE1),(IOCE2)와 준비신호(DXRDY)를 출력한다.

프로세서장치(PC1)에 있어서, (G11)은 상대측 프로세서장치(PC2)를 주시스템 또는 종속시스템으로 결정하기 위하여 자신의 준비신호(RDY1)(내부상태가 정상일 때 활성화됨)와 제어허용신호(IOCE2)를 입력하기 위한 출력게이트를 나타내고, (G12)는 그 하나의 입력단으로써 출력 게이트를 나타내고, (G12)는 그 하나의 입력단으로써 출력게이트(G11)의 출력단을 가진 OR게이트를 나타내며, (IN13)은 OR게이트로부터의 신호를 입력하고, 자신이 주시스템 도는 종속시스템으로 되는 것을 결정하기 위한 제어허용신호(IOCE1)가 출력되는 라인(IOCE1)과 그 출력단이 접속되어 있는 드라이버를 표시한다.

(36)은 AND게이트(38)를 통해 인가되는 전원투입시의 초기치 설정신호(INZ1)와 이중화제어장치(DXC)로부터의 준비신호(DXRDY)에 클리어(리세트)되는 플립플롭을 나타낸다.

(37)은 플립플롭(36)을 리세트시키기 위한 신호를 발생하는 주시스템 결정제어부를 나타내고, 이 주시스템 결정제어부(37)는 AND게이트(G16)를 통하여 제어허용신호(IOCE1),(IOCE2)와 준비신호(DXRDY)를 입력하고, 또한 프로세서장치(PC1)가 패키지되는 위치를 확인하기 위한 패키지 위치신호(여기에서는 저레벨 신호임)를 입력한다. 그리고 제어허용신호(IOCE1),(IOCE2)와 준비신호(DXRDY)는 모두 비활성화되며, 패키지 위치신호(SLOT1)가 소정의 값과 일치할 때만 그 상태의 지속시간이 측정되며, 그 상태가 소정의 시간동안 지속되면 플립플롭(36)이 설정된다.

(IN1)은 자신이 주시스템으로써 제어허용신호(IOCE1)를 수신하기 위한 수신기를 나타내고, 그 출력은 프로세서장치내의 cpu(31)에 전달된다.

프로세서장치(PC2)에 있어서, (G21)은 상대측 프로세서장치(PC1)를 주시스템 또는 종식시스템으로 결정하기 위하여 자신의 준비신호(RDY2)(그 내부상태가 정상일 때 활성화됨)와 제어허용신호(IOCE1)를 입력하기 위한 출력게이트를 나타내고, (G22)는 그 하나의 입력단으로써 출력게이트(G21)의 출력단을 가지는 OR게이트를 나타내며, (IN23)은 OR게이트로부터의 신호를 입력하고, 자신의 주시스템 또는 종속시스템으로 되는 것을 결정하기 위한 제어허용신호(IOCE2)가 출력되는 라인(IOCE2)과 그 출력단이 접속되어 있는 드라이버를 표시한다.

(46)은 AND게이트(48)를 통해 인가되는 전원투입시의 초기치 설정신호(INZ2)와 이중화제어장치(DXC)로부터의 준비신호(DXRDY)에 콜리어(리세트)되는 플립플롭을 나타낸다.

(47)은 플립플롭(46)을 설정하기 위한 신호를 출력하는 주시스템결정 제어부를 나타내고, 이 주시스템 결정제어부(47)는 AND게이트(26)를 통하여 제어허용신호 (IOCE1),(IOCE2)와 준비신호(DXRDY)를 입력하고, 또한 프로세서장치(PC2)가 패키지되는 위치를 확인하기 위한 패키지 위치신호(고레벨신호임)를 입력한다. 그리고 제어허용신호(IOCE1),(IOCE2)와 준비신호(DXRDY)는 모두 비활성화되며, 패키지위치신호(SLOT2)가 소정의 값과 일치할 때만 그 상태의 지속시간이 측정되며, 그 상태가 소정의 시간동안 지속되면 플립플롭(46)이 설정된다.

(IN2)는 자신이 주시스템으로써 제어허용신호(IOCE2)를 수신하기 위한 수신기를 나타내고, 그 출력은 프로세서장치내의 cup(41)로 전달된다.

(CD1)은 제어허용신호(IOCE1)가 주시스템임을 나타낼때 유효한 프로세서장치 (PC1)의 통신장치이며, 다른 시스템과 데이터를 교환할 수 있다. (IN41)은 제어허용신호(IOCE1)를 수신하기 위한 수신기를 나타낸다.

(CD2)는 제어신호용 신호(IOCE2)가 주시스템임을 나타낼 때 유효한 프로세서장치(PC2)의 통신장치이며, 다른 시스템과 데이터를 교환할 수 있다. (IN51)은 제어허용신호(IOCE2)를 수신하기 위한 수신기를 나타낸다.

다음에, 상기와 같이 구성된 시스템의 운용에 대하여 이중화제어장치(DXC)가 설치되고, 분리된 상태에서 각각 설명한다.

[이중화제어장치(DXC)가 설치되어 있는 경우]

이 상태에서, 만일 각 프로세서장치가 정상으로 운용되고 있다면, 이중화제어장치(DXC)는 프로세서장치(PC1)를 주시스템으로 선택하고(마찬가지로 프로세서장치(PC2)로 주시스템으로 선택될 수 있다). 제어허용신호(IOCE1)를 활성화하고 제어허용신호(IOCE2)를 비활성화한다. 그 때, 준비신호(DXRDY)는 활성화된다.

제어허용신호(IOCE1)가 활성화되기 때문에, 프로세서장치(PC1)는 허용신호 (01)에 의해 주시스템으로 운용되고, 제어허용신호(IOCE2)는 비활성화되기 때문에, 프로세서장치(PC2)는 종속시스템으로 운용된다.

[이중화제어장치가 분리되어 있는 상태]

(1) 데이터 베이스가 기억장치에 적재되어 있을 때 :

전원이 투입되면, 프로세서장치(PC1),(PC2)내 플립플롭(36),(46)은 내부의 초기치 설정신호(INZ1),(INZ2)로 리세트된다. 만일 프로세서장치가 검사에 의해 자신의 기억장치내의 데이터베이스가 정상임을 발견하거나 또는 자기진단의 결과 정상운용을 확인하면, 각 프로세서장치내의 준비신호(RDY1),(RDY2)는 모두 활성화된다.

AND 게이트(G11),(G21), OR게이트(G12),(G22) 및 드라이버(IN13),(IN14)는 제어허용신호(IOCE1),(IOCE2)의 신호라인을 통해 플립플롭을 형성하고, 준비신호를 먼저 활성화한 쪽의 제어허용신호(IOCE)가 활성화된다.

예를 들면, 만일 프로세서장치(PC1)의 준비신호(RDY1)가 프로세서장치(PC2)의 준비신호(RDY2)보다 먼저 활성화되었다면, 제어허용신호(IOCE1),(IOCE2)는 모두 먼저 비활성화되기 때문에, 게이트(G11)의 출력은 레벨이 높게되고, OR게이트(G12)의 출력도 레벨이 높게되며, 드라이버(IN13)의 출력은 레벨이 낮아진다. 이와 같이 하여, 제어허용신호(IOCE1)가 활성화되면, 그리고 만일 그후에 프로세서장치(PC2)측의 준비신호(RDY2)가 활성화되더라도, 게이트(G21)는 개방되지 않고(출력은 레벨에 있어서 낮은 상태), 제어허용신호(IOCE2)는 비활성화된다. 그 상태는 준비신호 (RDY1)가 비활성화될 때까지 지속된다.

(2) 데이터 베이스가 기억장치에 적재되어 있지 않을 때 :

데이터 베이스가 프로세서 기억장치내에 적재되어 있지 않은 경우, 준비신호(RDY1),(RDY2)는 모두 활성화하지 않는다.

따라서, 제어허용신호(IOCE1),(IOCE2)는 먼저 비활성화되어 있지만, 만일 제어허용신호(IOCE1),(IOCE2)와 준비신호(DXRDY)가 모두 비활성화되면(그 상태에서, 준비신호(DXRDY)는 이중화제어장치(DXC)가 분리되어 있기 때문에 비활성되어 있음), AND 게이트(G16),(G26)는 레벨이 높아지고, 주시스템결정제어부(37),(47)는 지속시간을 측정한다. 여기에서, 예를 들면, 주시스템 결정 제어부(37),(47)는 패키지 위치신호(SLOT1),(SLOT2)의 레벨이 낮을 때에만 운용되며, 본 실시예에서, 프로세서장치(PC1)측의 주시스템 결정제어부(37)는 지속시간을 측정하기 위해 운용된다.

AND게이트(G16)의 고레벨출력이 소정의 시간동안 지속되면, 주시스템 결정제어부(37)는 플립플롭을 설정한다.

플립플롭(36)이 설정되면, 출력이 OR게이트(G12)를 통하여 드라이버(IN13)에 가해지고, 드라이버(IN13)는 제어허용신호(IOCE1)를 활성화(저 레벨)한다.

상기 운용에 의해, 프로세서장치(PC1)는 주시스템으로 운용되고, 프로세서장치(PC2)는 종속시스템으로써의 기능을 수행한다.

제어허용신호(IOCE1)가 활성화되면, 통신장치(CD1)는 다른 시스템으로부터의 통신에 응답하여 운용할 준비가 되며, 이 경우에, 필요한 데이터베이스는 기억장치에 적재할 준비가 된다. 제어허용신호(IOCE2)는 비활성화되기 때문에, 통신장치 (CD2)는 다른 시스템으로부터의 통신에 응답하지 않는다.

제21도는 이러한 상태를 나타내는 블록개념도이다.

다른 시스템으로부터의 데이터베이스가 통신장치(CD1)를 통하여 프로세서장치(PC1)의 기억장치에 적재된다.

(3) 단일 시스템 :

이 경우, 예를 들면, 프로세서장치(PC2)가 분리되고 프로세서장치(PC1)만이 존재하며, 제어허용신호(IOCE1)는 상기(1) 및 (2)의 경우에서와 같이 활성화되며, 프로세서장치(PC1)는 자동적으로 주시스템으로써의 기능을 수행하게 된다. 동시에, 프로세서장치(PC1)과 조합된 통신장치(CD1)도 역시 운용준비가 된다.

이와 같이 하여, 주시스템과 종속시스템을 결정하기 위한 특별한 스위치를 필요로 하지 않는다.

상기 설명은 패키지위치신호(SLOT1)가 저레벨로 설정되고 위치신호(SLOT2)가 고레벨로 설정되며, 주시스템결정제어부(37),(47)는 패키지 위치신호가 소정의 값과 일치할때 지속시간을 측정하는 경우에 대한 것이었지만, 패키지 위치신호(SLOT1),(SLOT2)의 레벨이 우선에 해당하는 값으로 되도록 하는 우선 제어방식이 사용될 수도 있으며, 주시스템 결정제어부는 패키지 위치신호의 레벨에 해당하는 만큼 지속시간을 측정하며, 이렇게 하여 더 높은 우선권을 가진 프로세서장치를 먼저 주시스템으로 하여 가동시킨다.

제22도는 시스템 일반구조의 한예를 나타내는 블록도이다.

본 실시예에서, 두 프로세서장치(PC1),(PC2)는 버스(VMEBS)를 거쳐서, 다른 시스템과 연결되어 있는 통신버스 및 통신제어수단(CD1),(CD2)과 각각 접속되어 있다. PROWAY에 따른 HF버스가 통신버스(BS)로 사용된다. 통신제어장치(CD1),(CD2)는 각각 HF버스를 가진 인터페이스로써의 기능을 수행하며, 통신 에러발생시 통신프레임의 추적정보와 모든 에러내용에 대한 반복, 통계등과 같은 보수유지 정보를 유지하는 기능을 갖고 내부에 제공된다.

스테이션(station) 통신장치(IF1),(IF2)는 버스(BS21),(BS22)를 가지고 인터페이스로써의 기능을 수행하며, 제17도에서의 인터페이스부와 동일한 기능부분을 가진다.

입출력장치(IO)는 버스(BS1), 스테이션 통신장치(IF), 버스(BS2) 및 네스트 (nest) 공유장치(NC)를 거쳐서 프로세서장치(PC)로부터 액세스된다.

네스트공유장치(NC)는 상위버스(BS21),(BS22)와 하위버스(NIBS)사이에 제공되어 입출력장치(IO)와 접속되는 버스리피이터이며, 그 내부구조는 제23도에 도시한 바와 같다.

동도에서, (BS2)는 상위버스를 나타내고, 여기에서는 생략된 스테이션 통신장치(IF)와 버스(BS1)를 통해 프로세서장치(PC)와 연결되어 있다.

(NIBS)는 다수의 입출력장치(IO)와 접속된 하위버스를 나타낸다.

(71)은 상위버스(BS2)의 신호(데이터, 번지)와 하위버스(NIBS)의 신호를 비교하기 위한 비교수단이고, (72)는 상위버스(BS2)의 신호와 하위버스 (NIBS)의 신호를 교환하기 위한 수조작수단이며, (73)은 비교수단(71)으로부터의 신호를 입력하는 플립플롭을 나타내며, 리이드선(L₁)을 통해 수조작수단(72)으로부터 발생되는 신호의 타이밍으로 설정되고, 또한 리이드선(L₃)을 통하여 프로세서장치(PC)로부터 전송되는 신호로 리세트된다.

(74)는 플립플롭(73)에서 발생된 버스에러신호를 전송하기 위한 버퍼를 표시하고, (75)는 프로세서장치(PC)에 내장되어, 상부버스(BS2)를 통해 플립플롭(73)의 내용을 판독하기 위한 판독수단을 표시한다.

또한 플립플롭(73)에서 발생된 버스에러신호는 리이드선(L₂)을 통해 수조작수단에 가해지고, 수조작에 의한 작동을 제어한다.

제24도는 버스에러가 검출되지 않을 때 하위버스(NIBS)의 신호를 나타내는, 운용의 한예를 도시하는 타임챠아트이다.

다수의 입출력장치(IO)중 특정한 하나를 선택하기 위한 번지신호(Ads)가 (a)에 도시한 바와 같이 프로세서장치(PC)로부터 출력된다. 비교수단(71)은 우선 두버스(BS2),(NIBS)의 번지신호를 비교하고, 그 결과는 (e)에 도시한 타이밍에 샘플된다. 여기에서, 비교의 결과 버스에러가 검출되면, 부정합신호가 플립플롭(73)으로 발생된다.

그 신호를 받으면, 플립플롭(73)은 수조작수단(72)으로부터의 신호타이밍으로 설정되며, 버스에러신호가 그 출력단으로부터 출력된다. 그리고 버스에러신호는 수조작수단(72)에 가해져서 그 수조작을 억제시킨다. 이렇게 하여, 그후, 버스 시팍스(bus sequence)가 더 이상 진행되지 않도록 한다. 즉, 나타나있지는 않지만, 번지신호의 스트로브 신호는 하위버스(NIBS)로 출력되지 않을 것이다.

버스에러가 검출되지 않으면, 응답은 번지의 하부측에 있는 입출력장치(IO)로부터, (b)에 도시한 바와 같이, 상부측의 프로세서장치(PC)로 전송된다. 그러나, 버스에러가 검출되지 않으면, 번지신호의 스트로브신호가 발생되지 않기 때문에, 응답은 돌아오지 않고, 상부측 프로세서장치(PC)로의 응답은 이루어지지 않는다. 응답이 없으면, 프로세서장치(PC)는 버스(BS2)를 통해 버퍼(74)의 내용을 판독하고, 이와 같이하여, 무응답은 하위측 버스(NIBS)의 버스에러 또는 네스트공유장치 (NC)의 에러라는 것을 인식한다. 그러면, 상위측 버스(BS2)의 번지 또는 데이터에 에러가 발생하지 않을 것이다.

(a)에 도시한 바와 같이, 번지를 보낸후 버스에러가 검출되지 않으면, 프로세서장치(PC)는 (b)에 도시한 바와 같은 응답을 받는다.

응답을 받으면, 기록데이터는 (C)에 도시한 바와 같이 기록조작으로 해당입출력장치(IO)로 보내진다. 기록데이터는 또한 비교수단(71)에 의해 비교되며, 그 결과는 (f)에 도시한 타이밍에 플립플롭(73)으로 보내진다.

만일, 운용상태가 정상이면, 기록데이타의 스토로브신호는 하위측 버스 (NIBS)로 보내지고, 응답신호는 (e)에 도시한 바와 같은 데이터를 받은 입출력장치 (IO)로부터 되돌아온다.

비교결과가 부정합을 나타내면, 스토로브 신호는 하위측에 돌아오지 않아서, 응답신호도 돌아오지 않으며, 따라서, 상부측에의 응답신호는 이루어지지 않는다.

그러면, 해당입출력장치(IO)로부터의 판독데이터는(d)에 도시한 바와 같이 독출되며, 버스에러가 검출되지 않으면 버스(BS2),(NIBS)를 통해 상위측 프로세서장치(PC)로 전송된다.

에러가 검출되면, 입출력장치(IO)로부터의 응답신호는 상위측에 전송되지 않으며, 따라서 상위측 프로세서장치(PC)는 무응답을 검출한다.

상기 설명은 버스로 구성되는 다수의 비스에러신호에 플립플롭이 설정되는 경우에 관하여 언급하였지만, 만일 플립플롭이 각 비스트에 따라 다수로 제공되고, 각 플립플롭의 상태가 버퍼수단에 의해 유지된다면, 에러는 각 비트에 대해 정확하게 인식될 수 있다.

Claims

하나는 실제로 운용되고(주시스템으로써), 다른 하나는 주시스템의 고장발생에 대비하여 대기상태(종속시스템으로써)에 있는 두개의 프로세서장치와 상기 두 프로세서의 운용상태를 감시하여 어느 프로세서장치를 주시스템으로써 운용할 것인지를 제어하는 이중화제어장치로 구성되는 이중컴퓨우터 시스템에 있어서, 개입중단에 의해 상기 두 프로세서장치에 주시스템과 종속시스템의 교체를 지시하는 두개의 독립된 개입중단수단이 상기 이중화제어장치내에 제공되고, 개입중단수단은 내부버스를 통해 이중화제어장치내 프로세서로부터 출력된 개입중단 소오스를 받아서, 이중교체신호에 의해 개입중단신호를 보지하고, 두 프로세서장치의 이중교체를 위한 개입중단을 행하도록 개선한 것을 특징으로 하는 이중컴퓨우터 시스템.
제1항에 있어서, 상기 이중화제어장치는 두 프로세서장치내의 기억장치내용을등가화하기 위한등가화수단으로 구성되는 것을 특징으로 하는 이중컴퓨우터시스템.
제2항에 있어서, 상기등가화 수단으로써 선입선출 기억장치(FIFO)가 사용되는 것을 특징으로 하는 이중컴퓨우터시스템.
제3항에 있어서, 다음의 논리식(1),(2)에 따라 상기 FIFO의 기준자리복귀 및 기준자리 이탈을 제어하는 FIFO제어수단이 이중화제어장치에 제공되는 것을 특징으로 하는 이중컴퓨우터 시스템.

여기에서 WRI은 기록시에 어서어트되는 외부의 판독/기록신호를 나타낸다(각 신호의 첨자 L은 ＂좌측 프로세서장치로부터＂라는 의미를 나타내고, R은 ＂우측프로세서장치로부터＂라는 의미를 나타낸다). CTL은 실제운용중에 있는 장치에 의해 어서어트되는 제어선언신호를 나타낸다. DCS는 이중화제어신호를 나타내고, 제어의 임무가 있는 프로세서장치측의 DSC가 이중화제어장치에 의해 어서어트된다.
제3항에 있어서, 다음의 논리식(3),(4)에 의해 두 프로세서장치에 데이터판독 우선권을 높이기 위한 개입중단을 지시하는 개입중단신호(FINT_L),(FINT_R)를 발생하는 개입중단제어수단이 이중화제어장치에 제공되는 것을 특징으로 하는 이중컴퓨우터시스템.

여기에서 ACC는 개입중단 제어수단에 의한 액세스신호(각 신호의 첨자 L은 ＂좌측프로세서장치로부터＂라는 의미를 나타내고, 첨자 R은 ＂우측프로세서장치로부터＂라는 의미를 나타낸다), SO는 FIFO의 기준자리 이탈신호, SI는 FIFO의 기준자리복귀신호, HFUL은 FIFO내에서 데이터의 용량이 절반적재되었을 때 발생하는 절반신호, EMPY는 FIFO가 비어있을때 발생되는 비어있다는 신호, FINT_L은 좌측프로세서장치에 출력되는 개입중단신호, FINT_R은 우측프로세서장치에 출력되는 개입중단신호, IRST는 액세스신호가 어서어트되었을 때 우측 또는 좌측프로세서장치로부터 출력되는 개입중단신호(FINT_L),(FINT_R)를 위한 리세트신호를 각각 표시한다.
두 프로세서장치와, 프로세서장치의 운용을 감시하는 모니터수단과, 실제운용측 컴퓨우터로부터 대기측 컴퓨우터의 기억장치로 전송되는등 가화데이터를 일시적으로 적재하는 버퍼기억장치를 갖는 이중화제어장치 및 그 번지로 구성되는 이중컴퓨우터시스템에 있어서, 실제운용이 개시되고 끝나는 시점에서 상기 각 프로세서장치에 개시마아크와 엔드 마아크를 삽입하는 마아크 삽입수단, 상기 버퍼기억장치로부터의 데이터 독출에 있어서 엔드마아크를 검출하는 엔드마아크 검출수단, 엔드마아크가 검출될 때 상기 개시마아크로부터 엔드마아크까지의 데이터를 상기 번지에 적재하기 위한 데이터 적재수단, 그리고, 개시마아크가 삽입되는 데이터에 해당하는 운용으로부터 실제운용을 개시하는, 제어의 임무를 부여받은 프로세서장치로 구성되는 것을 특징으로 하는 이중컴퓨우터시스템.
두 프로세서장치와, 두 프로세서장치의 각각에 동작전원을 공급하는 두개의 전원공급수단과 상기 프로세서장치에 의해 제어되는 입출력장치로 구성되는 이중컴퓨우터 시스템에 있어서, 상기 두 프로세서장치를 접속하고, 상호 데이터베이스를등가화하기 위한 데이터를 전송하는 1차 버스, 서로 데이터를 교환하기 위하여 상기 각 프로세서장치와 상기 입출력장치를 접속하는 2차버스, 그리고, 해당전원공급수단의 개폐조작시와 출력전압과도 상태에서 적어도 상기 1차버스의 데이터전송기능을 정지시키기 위하여 상기 두 프로세서장치에 제공되는 버스기능정지수단으로 구성되는 것을 특징으로 하는 이중컴퓨우터시스템.
제7항에 있어서, 버스제어신호와 전원공급수단의 전원전압이 동작전압에 도달할때 고레벨로 되는 신호(INZ)를 입력하는 오우픈 콜렉터게이트가 버스기능정지수단으로 사용되는 것을 특징으로 하는 이중컴퓨우터시스템.
두 프로세서장치와, 운용의 정상을 나타내는 두 프로세서장치로부터의 준비신호를 입력하고, 하나의 주 시스템으로 가동하고 다른 하나를 종속시스템으로 하기 위하여 상기 두 프로세서장치에 제어신호(DCS)를 출력하는 이중화제어장치와, I/O 버스를 통해 상기 두 프로세서장치와 접속되는 입출력장치로 구성되는 이중컴퓨우터 시스템에 있어서, 운용상태가 정상임을 나타내기 위해 상기 두 프로세서장치에 제공되는 준비신호 플랙, 운용측자체의 가능출력을 나타내는 가능출력신호 플랙, 준비신호와 상기 두 플랙으로부터의 가능출력신호를 입력하여, 두 신호의 논리적을 계산하고, 상기 입출력장치에 연산출력신호를 전송하는 논리연산 출력수단, 그리고, 상기 연산출력수단으로부터의 신호에 따라 액세스될 것인지의 여부를 결정하는 상기 입출력장치로 구성되는 것을 특징으로 하는 이중컴퓨우터시스템.
두 프로세서장치와, 두 프로세서장치중 하나를 주시스템으로써 그리고 다른 하나를 종속시스템으로써 제어하기 위한 제어허용신호를 발생하는 이중화제어장치로 구성되는 이중컴퓨우터 시스템에 있어서, 상기 이중화제어장치에는 장치가 시스템으로부터 분리되고 시스템에 삽입되는 것을 감지하는 삽입감지부, 두 프로세서장치에 제어허용신호(IOCE1),(IOCE2)를 각각 출력하는 1차 및 2차 출력게이트, 삽입감지부의 신호에 따라 1차 및 2차 출력게이트를 제어하는 제어부, 그리고, 제어부로부터 준비신호(DXRDY)를 발생하는 3차출력게이트가 제공되며, 한 프로세서장치에는 자신의 준비신호, 상기 제어부의 2차출력게이트로부터의 제어허용신호(IOCE2), 상기 3차출력게이트로부터의 준비신호(DXRDY)를 입력하여, 자신의 준비신호가 활성화되고 제어허용신호(IOCE2)와 준비신호(DXRDY)가 모두 비활성화되어 있을 때 그 한 프로세서장치를 주시스템으로하여 가동시키는 게이트수단이 제공되고, 다른 한 프로세서장치에는 자신의 준비신호, 상기 제어부의 1차출력게이트로부터의 제어허용신호(IOCE1), 상기 3차출력게이트로부터의 준비신호(DXRDY)를 입력하여, 자신의 준비신호가 활성화되고 제어허용신호(IOCE1)와 준비신호(DXRDY)가 모두 비활성화 되어 있을 때 그 다른 프로세서장치를 주시스템으로하여 가동시키는 게이트수단이 제공되는 것을 특징으로 하는 이중컴퓨우터시스템.
1차 및 2차 프로세서장치와, 두 프로세서장치중 하나를 주시스템으로하여 가동시키고 다른 하나를 종속시스템으로 하기 위한 제어허용신호를 발생하는 이중화제어장치로 구성되는 이중컴퓨우터시스템에 있어서, 상기 이중화 제어장치에는 상기 1차 및 2차 프로세서 장치중의 하나를 주시스템으로 하여 가동하고, 다른 하나를 종속시스템으로 하기 위한 제어허용신호(IOCE1),(IOCE2)와 이중화제어장치의 존재 그리고/또는 정상/비정상을 나타내는 준비신호(DXRDY)를 발생하는 제어부가 제공되고, 상기 1차 및 2차 프로세서장치에는 전원이 투입되고 상기 준비신호(DXRDY)가 활성화될 때 클리어되는 플립플롭이 제공되며, 상기 제어허용신호 (IOCE1),(IOCE2)와 준비신호(DXRDY)가 모두 비활성화되어 있는 것을 감지하고, 1차 또는 2차 프로세서장치중 어느 하나를 확인하기 위한 패키지 위치신호 (SLOT1),(SLOT2)가 소정의 값과 일치할 때에만 그 상태의 지속시간을 측정하여, 그 상태가 소정의 시간동안 지속되는 상기 플립플롭을 설정하는 주시스템 결정수단, 자신의 내부상태가 정상일때 활성화되는 준비신호(RDY1),(RDY2)가 활성화되고, 상대측 프로세서장치를 주시스템 또는 종속시스템으로 결정하기 위한 제어허용신호 (IOCE2) 또는 (IOCE1)가 비활성될때, 또는 상기 플립플롭이 설정될때, 자신을 주시스템 또는 종속시스템으로 결정하기 위한 제어허용신호를 활성화하는 드라이버로 구성되는 것을 특징으로 하는 이중컴퓨우터시스템.
두 프로세서장치(PC)와, 두 프로세서장치중의 하나를 주시스템으로하여 가동시키고 다른 하나를 종속시스템으로 하는 것을 제어하기 위한 이중화제어장치(DXC)와, 이중화 제어장치와 각 프로세서장치를 접속하고 데이터베이스를 상호등가화하기 위한 데이터를 전송하는 버스(BS1)와, 인터페이스로써의 기능을 가진 스테이션 통신장치를 통해 상기 버스(BS)와 접속되는 버스(BS2)와, 버스(BS2)와 다수의 입출력장치가 접속되는 버스(NIBS)에 제공되어 버스리피이터로써의 기능을 가진 네스트공유장치로 구성되며, 상기 네스트공유장치(NC)는 상기 상위버스(BS2)의 신호와 상기 하위버스(NIBS)의 신호를 비교하는 비교수단, 상기 상위버스(BS2)의 신호와 상기 하위버스(NIBS)의 신호를 교환하기 위한 수조작수단, 비교수단이 부정합을 검출할 때 발생하는 부정합신호로 설정되는 플립플롭, 그리고 플립플롭으로부터의 신호를 전송하는 버퍼로 구성되며, 상기 버퍼를 지나 버스(BS2)를 통해 플립플롭의 내용을 판독하는 상기 프로세서장치로 구성되는 것을 특징으로 하는 이중컴퓨우터시스템.