JPH02234250A - メモリテスト補助装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ＣＰＵがその所属する情報処理システムのメ
モリが正しく動作するか否かをテストするにあたり該Ｃ
ＰＵを補助するメモリテスト補助装置に関する。

（従来の技術） 従来、情報処理システムには、その起動時におけるシス
テムの初期診断の中でメモリが正しく動作するか否かを
ＣＰＵによりテストするようになっているものがある。

これは例えば次のようなものである。

まずテスト対象メモリの全てのアドレスにそのアドレス
毎に“＋１“ずつ数値の違うデータを書込む。

その後、まず最初の比較対象データを設定する（Ｓ１）
。

そしてアクセスアドレスを設定する（Ｓ２）。

次にそのアドレスに書込んだデータをテスト対象メモリ
から読出す（Ｓ３）。

そして、この続出したデータと比較対象データを比較し
、両者が同じであるか否かを判断する（Ｓ４）。

その後、比較対象データに“＋１″シたものを新しい比
較対象データとして設定するための処理を行う（Ｓ５）
。

この様な、８１〜Ｓ５の処理をメモリの全アドレスに対
して繰返し、エラーの発生しない場合にメモリが正規に
動作しているものとする。

ところで、近年、メモリの容量は増大傾向の一途を辿っ
ている。これに伴い上述のテストのための所要時間も増
大することは明らかである。

それゆえ、中にはオペレーションシステムを早く立上げ
たいがために、システムの起動時におけるメモリのテス
トを省くものも出てきている。これは好ましくない現象
であり、解決策の出現が要望されている。

（発明が解決しようとする課題） 本発明は、上記問題点に鑑みてなされたもので、その目
的とするところは、メモリテスト時におけるＣＰＵの負
担を軽減し、システム初期診断の高速化を図れるメモリ
テスト補助装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明のメモリテスト補助装置は、第１入力端子と第２
入力端子とのデータを比較するコンバレータと、テスト
対象メモリから読出された読出しデータをそのコンパレ
ータにおける第１入力端子に導くボートと、上記読出し
データに対する比較対象データを保持するレジスタと、
コンバレータの出力をテストデータとしてＣＰＵに通知
する手段とを有する構成としたものである。

（作　用） 本発明によれば、メモリから読出したデータを比較対象
と比較した結果をＣＰＵに通知してやるようにしたため
、このＣＰＵはメモリのテストの際、そのデータを用い
ることによりＣＰＵ内での処理ステップを削減できる。

（実施例） 以下に本発明の実施例について図面を参照しつつ説明す
る。

図は本発明の一実施例に係るメモリテスト補助装置を有
する情報処理システムのブロック図である。

この図において、１はＣＰＵ，２はアドレスバス、３は
データパス、４はテスト対象となるメモリである。ＣＰ
ＵＩはシステム全体の制御を司るものである。メモリ２
はその制御の際に使用されるものである。このメモリ２
のテストの際には、ＣＰＵＩによりテスト用データが書
込まれ、またその書込まれたデータが読出される。

５はテストコントローラ、６はインターフェース、７は
レジスタ、８はデー゛タポート、９はコンバレータであ
る。これらは本発明に係るメモリテスト補助装置を構成
するものである。

テストコントローラ５は、メモリ２からの上記読出しデ
ータに対する比較対象データの制御、コンバレータ９か
らの比較結果のＣＰＵＩへの通知等を行う。ポート８は
その読出しデータをデータバス３からインターフェース
６を介してコンバレータ９の一方の入力端に導くように
機能する。レジスタ７は、数値データをインクリメント
可能なカウンタとして４Ｆ成されている。

このような構成のシステムにおけるメモリ４のテスト動
作について以下に説明する。

まず、ＣＰＵＩは、メモリ４の全アドレスにそのアドレ
ス毎に“＋１“ずつ数値の異なるデータを書込む。この
とき、ＣＰＵＩは、メモリ４に書込んだデータがかかる
インクリメントデー夕であることをコントローラ５に通
知しておき、レジスタ７にはその初期値をセットしてお
く。

その終了後、ＣＰＵＩにより先ず先頭のアドレス（アド
レス１という。）のデータがメモリ４から読出される。

すると、そのデータはボート８の出力として現れる。こ
れがコンバレータ９によりレジスタ７の内容と比較され
、その結果がコントローラ５に通知される。

コントローラ５は、その通知が当該両データの一致を表
すときは「アドレス１正常」、逆に不一致のときは「ア
ドレス１異常」なる内容のデータをＣＰＵＩに通知する
と同時に、レジスタ７の内容を“＋１”するための信号
をこのレジスタ７に与える。

かくして最初のアドレスの判定が終わると、ＣＰＵＩが
次のアドレスのデータをメモリ４がら読出すため、その
判定がコンバレータ９において行われ、その結果かコン
トローラ５によりＣＰＵ１に通知される。

このようにして、メモリ４の各アドレスのデータについ
て順次判定が行われる。

以上説明したように、本実施例によれば、メモリ４から
の読出しデータと比較対象データとの比較判定、ならび
に比較対象データの更新をＣＰＵ〕が行なわず、他のハ
ードウエア要素５〜９が代行する。よって、ＣＰＵＩの
負担はその分軽くなる。

なお、上記したシステムにおいて、コントローラ５の内
部に、エラーが発生したときのアドレスならびにそのデ
ータを格納しておける記憶部を設け、ＣＰＵＩがテスト
後にバス２．３を通じてアクセスすることができるよう
にしても良い。これは、エラーの解析の助けになる。

〔発明の効果〕

以上説明したように本発明によれば、メモリから読出し
たデータを比較対象と比較した結果をＣＰＵに倶給する
ため、ＣＰＵはメモリのテストの際、そのデータを用い
ることによりＣＰＵ内での処理ステップを削減すること
ができる。これにより、メモリテスト時におけるＣＰＵ
の負担が軽減され、システム初期診断の高速化を図れる
。

【図面の簡単な説明】

図は本発明の一実施例に係るメモリテスト補助装置を備
えた情報処理システムのブロック図である。 １・・・ＣＰＵ，２・・・アドレスバス、３・・データ
パス、４・・・テスト対象メモリ、５・・・コントロー
ラ、６・・・インターフェース、７・・・レジスタ、８
・・・デタボート、９・・・コンパレー夕。

Claims (1)

1. 【特許請求の範囲】 情報処理システム全体の制御を司るＣＰＵにより、テス
   ト対象メモリへテスト用データを書込み、かつ、その後
   、その書込みデータを該テスト対象メモリから読出して
   前記テスト対象メモリに前記テスト対象データが正しく
   書込まれたか否かを判定する情報処理システムにおいて
   、 第１入力端子と第２入力端子とのデータを比較するコン
   パレータと、 前記テスト対象メモリから読出された読出しデータを前
   記コンパレータにおける前記第１入力端子に導くポート
   と、 前記読出しデータに対する比較対象データを保持するレ
   ジスタと、 前記コンパレータの出力をテストデータとして前記ＣＰ
   Ｕに通知する手段と、 を備えているメモリテスト補助装置。