JPS63148351A - 記憶装置試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は記憶装置の試験方式、さらに詳しく云えば試験
プログラムを被試験装置である記憶装置にロードする場
合を特に考慮し几記憶装置試験方式に関する。

（従来の技術） まず、従来の記憶装置の試験方式の構成および動作につ
いて説明し、その後に問題点に言及する。

第３図は従来の記憶装置試験方式の一例を示すブロック
図、第４図はその動作をフローチャートで示し穴図であ
る。

診断制御ｉｉ１装置１によってディスク等に洛納されて
いる。記憶装置を試験する几めの試験プログラムおよび
試験データをシステム制御装置［１ｉ２を介して記憶装
置３ヘロードする。このとき、試験プログラムを管理す
るためのモニタグログラムもロードするとともにシステ
ムの初期設定も実行する。第４図Ｆｌはこのステップを
示したものである。

第４図Ｆ２のステップにおいては診断制御装置ｌは記憶
装置３の試験開始指示を行ない、第４図Ｆ３で記憶装置
３にロードされている試験プログラムおよび試験データ
を演算制＃装置４の図示しない各種レジスタにロードす
る。

そして第４図Ｆ４では演算制ａ装置４が記憶装置３に対
してシステム制御装置ｊｉ２’ｔ：介して試験を開始す
る。

この試験では一般に記憶装置３に対し書込み読出し命令
を用すで試験上行ない、続出し命令のときは読出しデー
タに対する期待値を用意しておき、読比しデータと比較
して検査することが多い。

また、第３図における従来の記憶装置試験方式ではシス
テムクロック供給回路５によってシステムを常に最高速
度で動作させている。

（発明が解決しようとする問題点〕 さて、ここで記憶装［３にダイナミック的な不良、つま
り回路のスピードが規格値より遅い等の不良がある場合
につ贋て説明する。

第４図のＦＩにおいて、試験プログラムおよび試験デー
タは記憶装置３に最高速度でロードされるので、ダイナ
ミックな不良が６つ九場合にはロードが失敗し、異常な
状態で終了することとなる。

言い換えれば試験プログラムの内にデータの期待値を用
意していても試験プログラムが走行する前に異常終了す
るので、試験プログラムが具備する比較機能等を使用し
九記憶装置３の不良解析ができないという問題が６つ次
。。

本発明の目的は上記問題を解決するもので、記憶装置に
ダイナミックな不良が存在していても、試験プログラム
のロードの段階ではなく、試験プログラムを実行する段
階で検出できるようにした記憶装置試験方式を提供する
ことにある。

（問題点を解決する九めの手段〉 前記目的を達成する九めに本発明による記憶装置試験方
式はシステムクロックに同期して動作する記憶装置に、
システム制御装置を介して診断制御装ｆｔを接続し、こ
の診断制御装置より試験プログラムおよび試験データを
前記記憶装置Ｋｃｆｆ−ドし、読み書きを行なわせるこ
とにより当該記憶装置の試験を行なう記憶装置試験方式
において、高速のクロックを１発生する第１システムク
ロック供給回路と、第１システムクロック供給回路が発
生するグロックよ〕低速なクロックを発生する第２シス
テムクロック供給回路と、前記第１システムクロックと
第２システムクロックのいずれかを選択するクロック選
択回路とを設け、前記試験プログラムおよび試験データ
を前記記憶装置にロードするときは第２システムクロッ
クを選択し、前記試験プログラムを実行するときは第１
システムクロックを選択するように構成しである。

（実　流側） 以下、図面を参照して不発明をさらに詳しく説明する。

第１図は本発明による記憶装置試験方式の実施例を示す
ブロック図、第２図はその動作を説明する几めのフロー
チャートである。

第１図および第２図の各部分は第３図および第４図の各
部分と同一構成または同一機能を示す場合には同一符号
を用いている。

第１図において、診断料（ＩＩｌ装ｆｌｔ１０がシステ
ム制御装置９に対レフロック切替えの几めの指示信号を
送出するとシステム制御装置９はクロック選択信号２”
ｔクロック選択回路８に与える。

これにより第１システムクロック供給回路６の出力から
第２システムクロック供給回路７の出力が選択される。

第２図のＦ５はこのステップを示している。

第１システムクロック供給回路６の発生するクロックに
高速であり、第２システムクロック供給回路７の発生す
るクロックはシステムヲ低速に動作させる几めの低速ク
ロックである。

以下、第２図ＦｌからＦ３までのステ、ラグではこの低
速クロックで、試験プログラム実行の几めの動作が行な
われる。これらの動作については低速クロックで行なう
ことを除けば従来例と同じである。

したがって以上の動作では仮に記憶装置にダイナミック
不良があったにしてもこの段階では検出されない。

上記の動作が終了し、試験開始の準備が整うと、システ
ム制御装置９は再びクロック切替信号２′を送出してク
ロック選択回路８を切替える。これにより第２システム
クロック供給回路７の出力から第１システムクロック供
給回路６の高速クロックが選択される。第２°図Ｆ６は
このステップを示している。

以上により高速クロックで記憶装ｇｔ３の試験が実行さ
れることとなるので、記憶装置３のダイナミック不良は
試験プログラムの走行で初めて検出さｎることとなる。

第２図Ｆ４はこのステップを示しｔものである。

（発明の効果〕 以上、説明したように本発明はシステムに低速と高速の
システムクロック供給回路ｔ？２つ設け、試験プログラ
ムおよび試験データを記憶装置ヘロードする場合は低速
クロックを選択し、記憶装置にロードし次試験プログラ
ムを実行する場合は、高速クロック七選訳するように構
成され九ものである。

し友がって記憶装置内のダイナミック不良つまり回路ス
ピードが規格値より遅い等の不良は試験プログラムの走
行をもって検出されるため試験グログラムがもつ特性例
えば比較機能等を十分活用でき、記憶ｖｃ［の障害解析
時間を短縮できるという効果を生ずる。

先回面の簡単な説明 第１図は本発明による記憶装置試験方式の実施例を示す
ブロック図、第２図は第１図の動作を説明するｔめのフ
ローチャート、第３図は従来の記憶装置試験方式の構成
例を示すブロック図、第４図は第３図の動作全説明する
ためのフローチャートである。

ｌ、１０・・・診断制御装置 ２．９・・・システム制御装置 ３・・・記憶装置　　　４・・・演算制御装置５・・・
システムクロック供給回路 ６・・・第１システムクロック供給回路７・・・第２シ
ステムクロック供給回路８・・・クロック選択回路 特許用願人　　日本電気株式会社 代理人　弁理士　井　）　ロ　　　　碍５Ｉ−１図 才３図 才２ｒＩＪ ２４図

Claims (1)

【特許請求の範囲】
1. システムクロックに同期して動作する記憶装置に、シス
   テム制御装置を介して診断制御装置を接続し、この診断
   制御装置より試験プログラムおよび試験データを前記記
   憶装置にロードし読み書きを行なわせることにより当該
   記憶装置の試験を行なう記憶装置試験方式において、高
   速のクロックを発生する第１システムクロック供給回路
   と、第１システムクロック供給回路が発生するクロック
   より低速なクロックを発生する第２システムクロック供
   給回路と、前記第１システムクロックと第２システムク
   ロックのいずれかを選択するクロック選択回路とを設け
   、前記試験プログラムおよび試験データを前記記憶装置
   にロードするときは第２システムクロックを選択し、前
   記試験プログラムを実行するときは第１システムクロッ
   クを選択するように構成したことを特徴とする記憶装置
   試験方式。