JPH03125246A - メモリテスト装置 - Google Patents
メモリテスト装置Info
- Publication number
- JPH03125246A JPH03125246A JP1262861A JP26286189A JPH03125246A JP H03125246 A JPH03125246 A JP H03125246A JP 1262861 A JP1262861 A JP 1262861A JP 26286189 A JP26286189 A JP 26286189A JP H03125246 A JPH03125246 A JP H03125246A
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- cache memory
- signal
- test
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 11
- 230000004044 response Effects 0.000 claims description 2
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 abstract 2
- 101000915578 Homo sapiens Zinc finger HIT domain-containing protein 3 Proteins 0.000 abstract 2
- 102100028598 Zinc finger HIT domain-containing protein 3 Human genes 0.000 abstract 2
- 238000000034 method Methods 0.000 description 10
- 238000010998 test method Methods 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、特にキャッシュメモリの故障診断処理を行な
うためのメモリテスト装置に関する。
うためのメモリテスト装置に関する。
（従来の技術）
従来、例えばダイレクトマツプ方式のキャッシュメモリ
の故障を検出するためのテスト方式には、予め用意され
たテストプログラムを実行し、その実行速度を検出して
、メモリが故障しているか否かの判定を行なう方式があ
る。この方式は、キャッシュメモリがディスイネーブル
の場合に、ＣＰＵがテストプログラムを実行した際の実
行速度を検出する。一方、キャッシュメモリがイネーブ
ルの場合に、ＣＰＵがテストプログラムを実行した際の
実行速度を検出する。キャッシュメモリが正常であれば
、イネーブルの場合に、ＣＰＵによる実行速度はディス
イネーブルの場合と比較して、高速となる。したがって
、前記のような検出した各実行速度との差を検出して、
所定値以上の差が検出されない場合には、キャッシュメ
モリは故障であると診断する。
の故障を検出するためのテスト方式には、予め用意され
たテストプログラムを実行し、その実行速度を検出して
、メモリが故障しているか否かの判定を行なう方式があ
る。この方式は、キャッシュメモリがディスイネーブル
の場合に、ＣＰＵがテストプログラムを実行した際の実
行速度を検出する。一方、キャッシュメモリがイネーブ
ルの場合に、ＣＰＵがテストプログラムを実行した際の
実行速度を検出する。キャッシュメモリが正常であれば
、イネーブルの場合に、ＣＰＵによる実行速度はディス
イネーブルの場合と比較して、高速となる。したがって
、前記のような検出した各実行速度との差を検出して、
所定値以上の差が検出されない場合には、キャッシュメ
モリは故障であると診断する。
また、別の方式として、読出されるアドレスタグ轡メモ
リの内容に対するパリティチエツクを行なう方式がある
。
リの内容に対するパリティチエツクを行なう方式がある
。
（発明が解決しようとする課題）
従来、キャッシュメモリの故障を検出するだめのテスト
方式として、テストプログラムの実行速度に基づいて故
障を診断する方式またはアドレスタグ・メモリの内容に
対するパリティチエツクに基づいて故障を診断する方式
がある。しかしながら、いずれの方式の場合でも、必ず
しも故障診断結果が正確とはいえず、テストの信頼性が
比較的低いという問題がある。
方式として、テストプログラムの実行速度に基づいて故
障を診断する方式またはアドレスタグ・メモリの内容に
対するパリティチエツクに基づいて故障を診断する方式
がある。しかしながら、いずれの方式の場合でも、必ず
しも故障診断結果が正確とはいえず、テストの信頼性が
比較的低いという問題がある。
本発明の目的は、キャッシュメモリの故障を正確に検出
し、キャッシュメモリに対するテストの信頼性を向上す
ることができるメモリテスト装置を提供することにある
。
し、キャッシュメモリに対するテストの信頼性を向上す
ることができるメモリテスト装置を提供することにある
。
Ｃ発明の構成］
（課題を解決するための手段と作用）
本発明は、例えばダイレクトマツプ方式のキャッシュメ
モリの故障を診断するテスト装置において、キャッシュ
メモリのテストモード時にテスト信号を出力するテスト
信号手段、このテスト信号手段からのテスト信号の出力
に応じて正常なキャッシュメモリ及びテスト対象のキャ
ッシュメモリの両方に同一データを同一アドレスに書き
込むライト制御手段と、各キャッシュメモリに対するキ
ャッシュリード動作を実行し、各キャッシュメモリから
出力される各ヒツト信号を比較するヒツト比較手段及び
このヒツト比較手段の比較結果に応じて各ヒツト信号が
異なる論理レベルの場合に、テスト対象のキャッシュメ
モリの故障検出信号を出力する故障検出手段とを備えた
装置である。
モリの故障を診断するテスト装置において、キャッシュ
メモリのテストモード時にテスト信号を出力するテスト
信号手段、このテスト信号手段からのテスト信号の出力
に応じて正常なキャッシュメモリ及びテスト対象のキャ
ッシュメモリの両方に同一データを同一アドレスに書き
込むライト制御手段と、各キャッシュメモリに対するキ
ャッシュリード動作を実行し、各キャッシュメモリから
出力される各ヒツト信号を比較するヒツト比較手段及び
このヒツト比較手段の比較結果に応じて各ヒツト信号が
異なる論理レベルの場合に、テスト対象のキャッシュメ
モリの故障検出信号を出力する故障検出手段とを備えた
装置である。
このような構成により、正常なキャッシュメモリ及びテ
スト対象のキャッシュメモリのそれぞれをアクセスし、
その結果を直接比較する方式であるため、故障検出を正
確に行なうことが可能となる。
スト対象のキャッシュメモリのそれぞれをアクセスし、
その結果を直接比較する方式であるため、故障検出を正
確に行なうことが可能となる。
（実施例）
以下図面を参照して本発明の詳細な説明する。
第１図は同実施例に係わるメモリテスト装置の構成を示
すブロック図である。本装置には、テスト対象のキャッ
シュメモリユニット１０ａ及び正常なキャッシュメモリ
ユニット１０ｂに対して、テストモード時にライトイネ
ーブル信号ＷＥｏ。
すブロック図である。本装置には、テスト対象のキャッ
シュメモリユニット１０ａ及び正常なキャッシュメモリ
ユニット１０ｂに対して、テストモード時にライトイネ
ーブル信号ＷＥｏ。
ＷＥＩを出力するライトイネーブル生成回路１１が設け
られている。ライトイネーブル生成回路１１は、アンド
回路１１ａ −１ｉｅ 、オア回路ｌｉｄ及びインバー
タｌｌｅを備えている。
られている。ライトイネーブル生成回路１１は、アンド
回路１１ａ −１ｉｅ 、オア回路ｌｉｄ及びインバー
タｌｌｅを備えている。
アンド回路１１ａの第１の入力端子には、コントローラ
１２から出力されるアップデート信号ＵＤが入力される
。アップデート信号ＵＤは、キャッシュメモリのキャッ
シュ・アップデート（更新）の際のタイミング信号であ
る。アンド回路１１ａの第２の入力端子には、コントロ
ーラ１２から出力されるアドレス切換え信号ＢＡがイン
バータｌｉｅを介して人力される。アドレス切換え信号
ＢＡは、通常のメモリ動作におけるキャッシュメモリユ
ニットＩＱａ 、 Ｊｏｂのアドレスを切換える際のタ
イミング信号である。但し、同実施例では、各ユニット
１０ａ 、 ＋０１１の同一アドレスにデータを書込む
動作であるため、アドレス切換え信号ＢＡは常時論理ｒ
ＬＪの信号であるとする。さらに、アンド回路１１ｂの
第１の入力端子にはアップデート信号ＵＤが入力されて
おり、第２の入力端子にはアドレス切換え信号ＢＡが入
力されている。アンド回路１１ｃは、第１の入力端子に
アップデート信号ＵＤが入力されて、第２の入力端子に
インバータＩＬｃの出力信号が人力されて、かつ第３の
入力端子にはテストレジスタ１３からのテスト信号ＴＳ
が入力される。
１２から出力されるアップデート信号ＵＤが入力される
。アップデート信号ＵＤは、キャッシュメモリのキャッ
シュ・アップデート（更新）の際のタイミング信号であ
る。アンド回路１１ａの第２の入力端子には、コントロ
ーラ１２から出力されるアドレス切換え信号ＢＡがイン
バータｌｉｅを介して人力される。アドレス切換え信号
ＢＡは、通常のメモリ動作におけるキャッシュメモリユ
ニットＩＱａ 、 Ｊｏｂのアドレスを切換える際のタ
イミング信号である。但し、同実施例では、各ユニット
１０ａ 、 ＋０１１の同一アドレスにデータを書込む
動作であるため、アドレス切換え信号ＢＡは常時論理ｒ
ＬＪの信号であるとする。さらに、アンド回路１１ｂの
第１の入力端子にはアップデート信号ＵＤが入力されて
おり、第２の入力端子にはアドレス切換え信号ＢＡが入
力されている。アンド回路１１ｃは、第１の入力端子に
アップデート信号ＵＤが入力されて、第２の入力端子に
インバータＩＬｃの出力信号が人力されて、かつ第３の
入力端子にはテストレジスタ１３からのテスト信号ＴＳ
が入力される。
アンド回路１１ａはライトイネーブル信号ＷＥＯをキャ
ッシュメモリユニットＩＯａに出力する。オア回路１１
ｄは、第１の入力端子にはアンド回路１１ｂの出力信号
が人力されて、第２の入力端子にはアンド回路１１ｃの
出力信号が入力されており、ライトイネーブル信号ＷＥ
Ｉをキャッシュメモリユニット１（ｌｂに出力する。
ッシュメモリユニットＩＯａに出力する。オア回路１１
ｄは、第１の入力端子にはアンド回路１１ｂの出力信号
が人力されて、第２の入力端子にはアンド回路１１ｃの
出力信号が入力されており、ライトイネーブル信号ＷＥ
Ｉをキャッシュメモリユニット１（ｌｂに出力する。
一方、本装置には、故障検出信号ＥＱを出力する比較回
路１４が設けられている。比較回路１４は例えば排他的
論理和回路からなり、各ユニットｌｅａ 、 １０１＋
から出力されるヒツト信号ＨＩＴＯ。
路１４が設けられている。比較回路１４は例えば排他的
論理和回路からなり、各ユニットｌｅａ 、 １０１＋
から出力されるヒツト信号ＨＩＴＯ。
ＨＩＴ＋が同−論理レベルの場合に論理ｒＬＪの正常信
号を出力し、異なる論理レベルの場合に論理ｒＨＪの故
障検出信号ＥＱを出力する。
号を出力し、異なる論理レベルの場合に論理ｒＨＪの故
障検出信号ＥＱを出力する。
次に、同実施例の動作を説明する。
ここで、図示しないＣＰＵがテスト処理を制御し、テス
トモードをセットする。これにより、第２図のステップ
Ｓ１に示すように、テストレジスタ１３からの論理ｒＨ
Ｊのテスト信号ＴＳが出力される。さらに、コントロー
ラ１２からは、論理ｒＨＪのアップデート信号ＵＤが出
力されると、ライトイネーブル生成回路１１のアンド回
路１１ａ及びオア回路１１ｄから、ライトイネーブル信
号ＷＥＯ。
トモードをセットする。これにより、第２図のステップ
Ｓ１に示すように、テストレジスタ１３からの論理ｒＨ
Ｊのテスト信号ＴＳが出力される。さらに、コントロー
ラ１２からは、論理ｒＨＪのアップデート信号ＵＤが出
力されると、ライトイネーブル生成回路１１のアンド回
路１１ａ及びオア回路１１ｄから、ライトイネーブル信
号ＷＥＯ。
ＷＥＩが出力される（ステップＳ２）。このとき、前記
のように、論理ｒＬＪのアドレス切換え信号ＢＡがコン
トローラ１２から出力されている。
のように、論理ｒＬＪのアドレス切換え信号ＢＡがコン
トローラ１２から出力されている。
ＣＰＵは、テスト対象のキャッシュメモリユニットｌ口
ａ及び正常なキャッシュメモリユニットｔａｂに対して
、同一アドレスに同一データを書込む処理を行なう（ス
テップＳ３）。この後、ＣＰＵは各ユニットｌＯａ 、
１．Ｏｂをアクセスし、同一アドレスからライトした
同一データを読出す（キャッシュリード動作）動作を実
行する（ステップＳ４）。
ａ及び正常なキャッシュメモリユニットｔａｂに対して
、同一アドレスに同一データを書込む処理を行なう（ス
テップＳ３）。この後、ＣＰＵは各ユニットｌＯａ 、
１．Ｏｂをアクセスし、同一アドレスからライトした
同一データを読出す（キャッシュリード動作）動作を実
行する（ステップＳ４）。
正常なキャッシュメモリユニットＩＯｂは、リード動作
の際に、論理ｒＨＪのヒットイシ号ＨＩＴＩを出力する
。したがって、テスト対象のキャッシュメモリユニット
ＩＯａが正常な場合には、各ユニットＩＯａ 、 ＩＯ
ｂから共に論理ｒＨＪのヒツト信号ＨＩＴＯ，ＨＩＴＩ
が出力される（ステップＳ５）。比較回路１４は、各ニ
ー＝−ットｌＯａ 、 ｆｏｂ カらのヒツト信号ＨＩ
ＴＯ，ＨＩＴＩが同−論理レベルの場合には、論理ｒＬ
Ｊの信号を出力する（ステップＳ６）。
の際に、論理ｒＨＪのヒットイシ号ＨＩＴＩを出力する
。したがって、テスト対象のキャッシュメモリユニット
ＩＯａが正常な場合には、各ユニットＩＯａ 、 ＩＯ
ｂから共に論理ｒＨＪのヒツト信号ＨＩＴＯ，ＨＩＴＩ
が出力される（ステップＳ５）。比較回路１４は、各ニ
ー＝−ットｌＯａ 、 ｆｏｂ カらのヒツト信号ＨＩ
ＴＯ，ＨＩＴＩが同−論理レベルの場合には、論理ｒＬ
Ｊの信号を出力する（ステップＳ６）。
一方、テスト対象のキャッシュメモリユニット１０ａが
異常な場合には、ユニットｌＯａから論理ｒＬＪのヒツ
ト信号ＨＩＴＯが出力される。これにより、各ユニット
ｌｏａ 、 ｆｏｂからのヒツト信号ＨＩＴＯ，ＨＩＴ
Ｉの論理レベルが異なるため、比較回路１４は論理ｒＨ
Ｊの故障検出信号ＥＱを出力する（ステップＳ７）。Ｃ
ＰＵは比較回路１４からの故障検出信号ＥＱを割込み信
号として受信し、テスト対象のキャッシュメモリユニッ
トｌＯａに故障が発生していることを認識することにな
る。
異常な場合には、ユニットｌＯａから論理ｒＬＪのヒツ
ト信号ＨＩＴＯが出力される。これにより、各ユニット
ｌｏａ 、 ｆｏｂからのヒツト信号ＨＩＴＯ，ＨＩＴ
Ｉの論理レベルが異なるため、比較回路１４は論理ｒＨ
Ｊの故障検出信号ＥＱを出力する（ステップＳ７）。Ｃ
ＰＵは比較回路１４からの故障検出信号ＥＱを割込み信
号として受信し、テスト対象のキャッシュメモリユニッ
トｌＯａに故障が発生していることを認識することにな
る。
このようにして、テストモード時に、テスト対象のキャ
ッシュメモリユニットｌＯａ及び正常なキャッシュメモ
リユニットｔａｂの各ヒツト信号ＨＩＴＯ，ＨＩＴＩの
論理レベルに応じて、比較回路Ｉ４は論理ｒＨＪの故障
検出信号ＥＱを出力する。即ち、各ユニットＩＯａ 、
１０１＋の同一アドレスをアクセスした際に、テス
ト対象のキャッシュメモリユニット１０ａが故障がして
いれば、各ヒツト信号ＨＩＴＯ，ＨＩＴＩの論理レベル
が異なるため、各ヒツト信号ＨＩＴＯ，−ＨｌＴｌを比
較することにより、故障検出を確実に行なうことができ
る。
ッシュメモリユニットｌＯａ及び正常なキャッシュメモ
リユニットｔａｂの各ヒツト信号ＨＩＴＯ，ＨＩＴＩの
論理レベルに応じて、比較回路Ｉ４は論理ｒＨＪの故障
検出信号ＥＱを出力する。即ち、各ユニットＩＯａ 、
１０１＋の同一アドレスをアクセスした際に、テス
ト対象のキャッシュメモリユニット１０ａが故障がして
いれば、各ヒツト信号ＨＩＴＯ，ＨＩＴＩの論理レベル
が異なるため、各ヒツト信号ＨＩＴＯ，−ＨｌＴｌを比
較することにより、故障検出を確実に行なうことができ
る。
なお、前記実施例では、キャッシュメモリユニット１０
ａ側をテスト対象としたが、当然ながら、逆にキャッシ
ュメモリユニットｆｏｂ側をテスト対象としてもよい。
ａ側をテスト対象としたが、当然ながら、逆にキャッシ
ュメモリユニットｆｏｂ側をテスト対象としてもよい。
［発明の効果］
以上詳述したように本発明によれば、キャッシュメモリ
のテスト方式において、正常なキャッシュメモリ及びテ
スト対象のキャッシュメモリのそれぞれをアクセスし、
その結果を直接比較する方式により、キャッシュメモリ
の故障検出を正確に行なうことが可能となる。したがっ
て、キャッシュメモリに対するテスト信頼性を向上し、
常に確実に動作するキャッシュメモリを得ることが可能
となるものである。
のテスト方式において、正常なキャッシュメモリ及びテ
スト対象のキャッシュメモリのそれぞれをアクセスし、
その結果を直接比較する方式により、キャッシュメモリ
の故障検出を正確に行なうことが可能となる。したがっ
て、キャッシュメモリに対するテスト信頼性を向上し、
常に確実に動作するキャッシュメモリを得ることが可能
となるものである。
第１図は本発明の実施例に係わるメモリテスト装置の構
成を示すブロック図、第２図は同実施例の動作を説明す
るためのフローチャートである。 １０ａ 、 １０ｂ・・・キャッシュメモリユニット、
１１・・・ライトイネーブル生成回路、 １３・・・テス トレジスタ、 １４・・・比較回路。
成を示すブロック図、第２図は同実施例の動作を説明す
るためのフローチャートである。 １０ａ 、 １０ｂ・・・キャッシュメモリユニット、
１１・・・ライトイネーブル生成回路、 １３・・・テス トレジスタ、 １４・・・比較回路。
Claims (1)
- 【特許請求の範囲】 キャッシュメモリのテストモード時にテスト信号を出力
するテスト信号手段と、 このテスト信号手段からのテスト信号の出力に応じて正
常なキャッシュメモリ及びテスト対象のキャッシュメモ
リの両方に同一データを同一アドレスに書き込むライト
制御手段と、 前記各キャッシュメモリに対するキャッシュリード動作
を実行し、前記各キャッシュメモリから出力される各ヒ
ット信号を比較するヒット比較手段と、 このヒット比較手段の比較結果に応じて前記各ヒット信
号が異なる論理レベルの場合に前記テスト対象のキャッ
シュメモリの故障検出信号を出力する故障検出手段とを
具備したことを特徴とするメモリテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262861A JPH03125246A (ja) | 1989-10-11 | 1989-10-11 | メモリテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262861A JPH03125246A (ja) | 1989-10-11 | 1989-10-11 | メモリテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03125246A true JPH03125246A (ja) | 1991-05-28 |
Family
ID=17381652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1262861A Pending JPH03125246A (ja) | 1989-10-11 | 1989-10-11 | メモリテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03125246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701461B2 (en) | 1998-07-01 | 2004-03-02 | Fujitsu Limited | Method and apparatus for testing a cache |
-
1989
- 1989-10-11 JP JP1262861A patent/JPH03125246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701461B2 (en) | 1998-07-01 | 2004-03-02 | Fujitsu Limited | Method and apparatus for testing a cache |
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