JPH04181448A - メモリテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、特にキャッシュメモリの故障診断処理を行な
うためのメモリテスト装置に関する。

（従来の技術） 従来、例えばダイレクトマツプ方式のキャッシュメモリ
の故障を検出するためのテスト方式には、予め用意され
たテストプログラムを実行し、その実行速度を検出して
、メモリが故障しているか否かの判定を行なう方式があ
る。この方式は、キャッシュメモリがディスイネーブル
の場合に、ＣＰＵがテストプログラムを実行した際の実
行速度を検出する。一方、午ヤッシニメモリがイネーブ
ルの場合に、ＣＰＵがテストプログラムを実行した際の
実行速度を検出する。キャッシュメモリが正常であれば
、イネーブルの場合に、ＣＰＵに。

よる実行速度はディスイネーブルの場合と比較して、高
速となる。したかって、前記のような検出した各実行速
度との差を検出して、所定値以上の差が検出されない場
合には、キャッシュメモリは故障であると診断する。

また、別の方式として、読出されるアドレスタグ・メモ
リの内容に対するパリティチエツクを行なう方式がある
。

（発明が解決しようとする課題） 従来、キャッシュメモリの故障を検出するためのテスト
方式として、テストプログラムの実行速度に基づいて故
障を診断する方式またはアドレスタグ・メモリの内容に
対するパリティチエツクに基づいて故障を診断する方式
がある。しかしながら、いずれの方式の場合でも、必ず
しも故障診断結果が正確とはいえず、テストの信頼性が
比較的低いという問題がある。

本発明の目的は、キャッシュメモリの故障を正確に検出
し、キャッシュメモリに対するテストの信頼性を向上す
ることかできるメモリテスト装置を提供することにある
。

［発明の構成］ （課題を解決するだめの手段と作用） 本発明は、例えばダイレクトマツプ方式のキャッシュメ
モリの故障を診断するテスト装置において、キャッシュ
メモリのテストモート時にテスト信号を出力するテスト
信号手段、このテスト信号手段からのテスト信号の出力
に応じて、テスト対象の複数のキャッシュメモリユニッ
トの同一アドレスに同一データを書き込むう・イト制御
手段、前記各キャッシュメモリに対するキャッシュリー
ド動作時に、前記各キャッシュメモリから出力される各
ヒツト信号を比較するヒツト比較手段、前記各キャッシ
ュメモリに対するキャッジユリ〜ド動作時に、前記各キ
ャッシュメモリから出力される各リードデータを比較す
るデータ比較手段および前記ヒツト比較手段の比較結果
に応じて前記各ヒツト信号が異なる論理レベルの場合ま
たは前記データ比較手段の比較結果に応じて前記各リー
ドデータが異なる場合に故障検出信号を出力する故障検
出手段とを備えた装置である。

このような構成により、テスト対象の複数のキャッシュ
メモリユニットのそれぞれをアクセスし、その出力を直
接比較する方式であるため、故障検出を正確に行なうこ
とが可能となる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は同実施例に係わるメモリテスト装置の構成を示
すブロック図である。本装置には、テスト対象の複数の
キャッシュメモリユニット１０ａ。

１０ｂに対して、テストモード時にライトイネーブル信
号ＷＥｏ、ＷＥ１を出力するライトイネーブル生成回路
１１が設けられている。ライトイネーブル生成回路１１
は、アンド回路１１ａ〜１１Ｃ１オア回路ｌ　１．　ｄ
及びインバータ１．１ｅを備えている。

アンド回路１．１ａの第１の入力端子には、コントロー
ラ１２から出力されるアップデート信号ＵＤが入力され
る。アップデート信号ＵＤは、キャッシュメモリのキャ
ッシュ書アップデート（更新）の際のタイミング信号で
ある。アンド回路１１．　ａの第２の入力端子には、コ
ントローラ１２から出力されるアドレス切換え信号ＢＡ
がインバータ１１．ｅを介して入力される。アドレス切
換え信号ＢＡは、通常のメモリ動作におけるキャッシュ
メモリユニット１．０ａ、　、　１０ｂのアドレスを切
換える際のタイミング信号である。但し、同実施例では
、各ユニット１、ｏａ、　、　１．Ｏｂの同一アドレス
にデータを書込む動作であるため、アドレス切換え信号
ＢＡは常時論理レベル“Ｌ”の信号であるとする。さら
に、アンド回路ｉｔｂの第１の入力端子にはアップデー
ト信号ＵＤが入力されており、第２の入力端子にはアド
レス切換え信号ＢＡか人力されている。アンド回路ｌｉ
ｅは、第１の入力端子にアップデート１３号ＵＤが入力
されて、第２の入力端子にインバータ目ｅの出力信号が
入力されて、かつ第３の入力端子にはテストレジスタ１
３からのテスト信号ＴＳが入力される。

アンド回路１１ａはライトイネーブル信号ＷＥＯをキャ
ッシュメモリユニットｌＯａに出力する。オ子回路ｌｉ
ｄは、第１の入力端子にはアンド回路１１ｂの出力信号
か入力されて、第２の入力端子にはアンド回路１１．　
ｃの出力信号が人力されており、ライトイネーブル信号
ＷＥＩをキャッシュメモリユニット１０ｂに出力する。

一方、本装置には、各ユニットＩＯａ　、　　１０ｂか
ら出力されるヒツト信号ＨＩＴＯ，ＨＩＴＩを比較する
比較回路１４ａが設けられている。比較回路１４ａは例
えば排他的論理和回路力・らなり、各ユニット１０ａ　
、　ＬＯｂから出力されるヒツト信号ＨＩＴＯ，ＨＩＴ
Ｉが同−論理レベルの場合に論理レベル“Ｌ“の正常信
号を出力し、異なる論理レベルの場合に論理レベル“Ｈ
″の故障検出信号を出力する。また、本装置には、各ユ
ニットｌｏａ　。

１０ｂから出力されるリードデータＤｏ、ＤＩを比較す
る比較回路１４ｂが設けられている。比較回路１．４ｂ
は例えば排他的論理和回路からなり、各ユニット１０ａ
　、　　１０ｂから出力されるリードデータＤＯ１Ｄ１
が同−論理レベルの場合に論理レベル“Ｌ”の正常信号
を出力し、異なる論理レベルの場合に論理レベル“Ｈ“
の故障検出信号を出力する。オア回路１５は、比較回路
１４ａまたは比較回路１４ｂからの論理レベル“Ｈ”の
出力信号を故障検出信号ＥＱとして、例えばＣＰＵ１Ｂ
に転送する。

ここで、ＣＰＵ１６は、メモリテスト装置（コンピュー
タシステム）のシステム全体の制御を行なう中央処理ユ
ニットである。ＣＰＵ１Ｂは、各キャッシュメモリユニ
ットｌｏｇ　、　１０ｂにリード制御信号ＲＣを出力し
て、テストモード時にリード動作を実行させる。ＣＰＵ
１Ｂは、アドレス切換え信号ＢＡに同期して、各キャッ
シュメモリユニット１０ａ　、　ｌＯｂのアクセス対象
のアドレスを出力する。

次に、同実施例の動作を説明する。

まず、ＣＰＵｌ６がテストモードをセットし、テストレ
ジスタ１３から論理レベル“Ｈ″のテスト信号ＴＳを出
力させる（第２図のステップＳｌ）。

さらに、コントローラ１２から論理レベル“Ｈ２のアッ
プデート信号ＵＤが出力されると、ライトイネーブル生
成回路１１のアンド回路１１ａ及びオア回路Ｌｉｄから
、ライトイネーブル信号ＷＨＯ。

ＷＥＩが出力される（ステップＳ２）。このとき、前記
のように、論理“Ｌ“のアドレス切換え信号ＢＡがコン
トローラ１２から出力されている。

ＣＰＵ１．６は、テスト対象の各キャッシュメモリユニ
ット１０ａ　、　　ｌＯｂに対して、同一アドレスに同
一データを書込む処理を行なう（ステップＳ３）。

この後、ｃｒｔｒｉａは各ユニット１０ａ　、　ｌＯｂ
をアクセスし、同一アドレスからライトした同一データ
を読出す（キャッシュリード動作）動作を実行する（ス
テップＳ４）。即ち、ＣＰＵ１Ｂは、各キャッシュメモ
リユニット１０ａ　、　１０ｂにリード制御信号ＲＣを
出力する。

ここで、各ユニットｌＯａ　、　ｆｏｂは、アクセスさ
れるアドレスにはデータが書き込まれているため、正常
の状態であれば、リード動作に伴って、論理レベル“Ｈ
“のヒツト信号ＨＩＴＯ，ＨＩＴＩを出力する（ステッ
プＳ５）。比較回路１４ａは、各ユニットｌＯａ　、　
１０ｂからのヒツト信号ＨＩ　ＴＯ。

ＨＩＴＩが同−論理レベルの場合には、正常を意味する
論理レベル“Ｌ“の信号を出力する（ステップＳ６のＹ
Ｅ　Ｓ）。また、各ユニット１０ａ。

１０ｂは、アクセスされる同一アドレスにはデータが書
き込まれているため、正常の状態であれば、リード動作
に伴って、同一のデータを出力する（ステップＳ５）。

比較回路１４ｂは、各ユニットｉ０ａ　、　ｌＯｂから
のリードデータが同一の場合には、正常を意味する論理
レベル“Ｌｏの信号を出力する（ステップＳ７のＹＥＳ
）。

一方、各キャッシュメモリユニットｌｏｇ　、　１０ｂ
のいずれかが異常な場合には、ユニットｌＯａ又はｌＯ
ｂから論理レベル“Ｌｏのヒツト信号ＨＩＴＯ又はＨＩ
ＴＩが出力される。これにより、各ユニー／ト１０ａ　
、　ＬＯｂからのヒツト信号ＨＩＴＯ。

ＨＩＴＩの論理レベルが異なるため、比較回路１４ａは
論理レベル“Ｈ”の信号を出力する。また、各キャッシ
ュメモリユニットｌｏｇ　、　１０ｂのいずれかが異常
な場合には、□ユニット１０ａ　、　１０ｂから論理レ
ベルの異なるリードデータが出力される。したがって、
比較回路１４ｂは論理レベル“Ｈ″の信号を出力する。

比較回路１４ａ　、　１４ｂの一方または両方から論理
レベル″Ｈ“の信号が出力されると、オア回路１５は、
比較回路１４ａまたは比較回路１４ｂからの論理レベル
“Ｈ“の出力信号を故障検出信号ＥＱとして、ＣＰＵ１
．８に転送する（ステップＳ８）。ＣＰＵ１６は、故障
検出信号ＥＱを割込み信号として受信し、テスト対象の
キャッシュメモリユニットｌＯａ　、、　１０ｂの一方
に故障が発生し“Ｃいることを認識することになる。

このようにして、テストモード時に、複数のキャッシュ
メモリユニット１０ａ　、　１０ｂの同一アドレスをア
クセスし、各ヒツト信号ＨＩＴ口。

ＢＩＴＩの論理レベルまたは各リードデータを直接比較
することにより、一方の故障検出を確実に行なうことが
できる。この場合、各ヒツト信号ＨＩＴＯ，ＨＩＴＩお
よび各リードデータの両方により、故障検出を行なうた
め、確実に故障を検出することが可能となる。

［発明の効果］ 以上詳述したように本発明によれば、キャッシュメモリ
のテスト方式において、複数のキャッシュメモリの同一
アドレスをアクセスし、各ヒツト信号または各リードデ
ータの直接比較を行なうことにより、キャッシュメモリ
の故障検出を正確に行なうことか可能となる。したがっ
て、キャッシュメモリに対するテスト信頼性を向上し、
常に確実に動作するキャッシュメモリを得ることか可能
となるものである。

【図面の簡単な説明】

第１図は本発明の実施例に係わるメモリテスト装置の構
成を示すブロック図、第２図は同実施例の動作を説明す
るためのフローチャートである。 １Ｏａ　、　　ＬＯｂ・・・キャッシュメモリユニット
、１ｊ・・ライトイネーブル生成回路、１３・・・テス
トレジスタ、Ｌ４ａ　、　１４ｂ・・・比較回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 キャッシュメモリのテストモード時にテスト信号を出力
   するテスト信号手段と、 このテスト信号手段からのテスト信号の出力に応じて、
   テスト対象の複数のキャッシュメモリユニットの同一ア
   ドレスに同一データを書き込むライト制御手段と、 前記各キャッシュメモリに対するキャッシュリード動作
   時に、前記各キャッシュメモリから出力される各ヒット
   信号を比較するヒット比較手段と、前記各キャッシュメ
   モリに対するキャッシュリード動作時に、前記各キャッ
   シュメモリから出力される各リードデータを比較するデ
   ータ比較手段と、 前記ヒット比較手段の比較結果に応じて前記各ヒット信
   号が異なる論理レベルの場合または前記データ比較手段
   の比較結果に応じて前記各リードデータが異なる場合に
   故障検出信号を出力する故障検出手段とを具備したこと
   を特徴とするメモリテスト装置。