JPH0213499B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明の国際電信電話諮問委員会（CCITT）
勧告Ｇ・811号に規定されるような、共に周波数
確度が±１×10^-11以内の正確なクロツク周波数
を持つ２つのデイジタル信号系の間で信号の授受
を行なう場合に、両系の伝送速度の差を補正する
プレジオクロナス整合装置の冗長構成に関するも
のである。

〔従来技術〕

プレジオクロナス整合装置とは上述のように、
許容されるクロツク周波数の差が極めて小さな２
つのデイジタル信号系の間にあつて、両系の伝送
ビツトの差の累計が、予め定められた所定の値に
至つた時、一定時間分に相当するデイジタルデー
タ信号を読み捨て或は２度読みする事により、両
系の間のデータ伝送速度を整合しようとする装置
である。

第１図にプレジオクロナス整合装置の概念を示
す。プレジオクロナス整合装置は図示の通り仮想
的にリング状の構成を持つメモリ装置にたとえら
れる。入力信号は書き込みデータとして、このメ
モリに書き込まれ、読み出しデータが出力信号と
してとり出される。同図において、このリング状
メモリは０番地からｎ−１番地までの合計ｎ番地
のアドレスを持ち、入力信号が書き込みデータと
してｗ番地に書き込まれ、出力信号は読み出しデ
ータとしてｒ番地から読み出されているところで
ある。又、書き込み、読み出しの順序は共に時計
廻り方向に進んで行くものである。

入力側の系のデータ伝送速度と出力側の系のデ
ータ伝送速度が一致している時、書き込み番地と
読み出し番地の相対的な位置はこのリング状メモ
リのどの位置にあつても一定の距離関係を保つた
め、データの読み出しは常に書き込みアドレスの
ｗ−ｒ番地後ろのアドレスで行なわれる事になる
が、入力側の系のデータ伝送速度と出力側の系の
データ伝送速度に差があると、書き込み番地と読
み出し番地の相対的な距離は時間と共に変わつて
行き、前者が後者より速い場合は書き込み番地が
読み出し番地に追つていて行く事になり、逆に前
者が後者より遅い時は読み出し番地が書き込み番
地に追いついて行く事になる。この現象を読み出
し側番地を基準にして考えると、前者が後者より
速い場合には書き込み番地が進んで行き、相対的
に時計廻りに読み出し番地に近付いて行く事にな
り、逆に前者が後者より遅い場合には、書き込み
番地が遅れて行き、相対的に反時計廻りに読み出
し番地に近付いて行く事になる。両アドレスの距
離は時間と共に減少し、放置しておけばやがて書
き込み、読み出し両番地が重さなり合い、遂には
追い越してしまう事になるが、この事は、書き込
み速度の方が相対的に速い場合には、リングバツ
フア一周分のデータが読み捨てられる事になり、
逆に読み出し速度の方が相対的に速い後者の場合
には、リングバツフア−周分に相当する既に一度
読み出されたデータを２度読みする事を意味す
る。伝送速度に差がある以上、何等かの形でデー
タの読み捨て又は２度読みが発生するのは止むを
得ないが、読み捨て、又は２度読みが行なわれる
データの範囲に何らの規則性もなければ、信号処
理上不都合が極めて多い。このデータの読み捨て
又は２度読みを行なう単位を予め定められた規則
に従つた切れ目を持つように制御すると云うの
が、プレジオクロナス整合装置の目的である。こ
の一定の単位としては例えばPCM電話回線のデ
ジタル信号におけるサンプル単位、フレーム単位
もしくはマルチフレーム単位のように一定の周期
的な性格を持つた単位を選ぶのが普通である。第
１図において例えば読み捨て又は２度読みのスリ
ツプを行なう単位を１フレームのデータに相当す
るｊ番地分のデータとし、又データのスリツプを
起こさせる為の書き込み、読み出しアドレス接近
検出のスレツシヨルドを２アドレス差とする。書
き込みが読み出しより速く、書き込みアドレス
が、時計廻りに読み出しアドレスに近付いて来た
とする。今読み出しアドレスがあるフレームの最
後のアドレスｒ−１番地にある時、書き込みアド
レスが２アドレス隣のｒ−８番地まで近付いて来
たとする。通常であれば読み出しアドレスはｒ番
地へ進む所であるが、この場合はスリツプ制御に
より、読み出し番地を１フレーム分先のｒ＋ｊ番
地へ進める事となる。又、逆に書き込みが読み出
しより遅く、書き込みアドレスが反時計廻りに読
み出しアドレスに近付いて来た場合を考える。
今、読み出しアドレスが、あるフレームの最後の
アドレスｒ＋ｊ−１番地に来た時、書き込みアド
レスが、まだ２アドレス前のｒ＋ｊ＋１番地にい
たとする。この時通常であればｒ＋ｊ番地へ進む
読み出しアドレスはスリツプ制御により元のフレ
ームの先頭アドレスであるｒ番地へ戻る事とな
る。このようにして、予め定められた範囲以内に
書き込み、読み出しアドレスが近付いて来た時、
同じく予め定められたデータの切れ目で、予め定
められた分量のデータだけ、読み捨て又は２度読
みのスリツプ制御を規則的に行なう事により、わ
ずかに伝送速度の異なる２つのデイジタル信号系
のデータ伝送速度を整合させようとするのが、プ
レジオクロナス整合装置である。プレジオクロナ
ス整合を行なう２系のクロツク周波数の確度は許
容範囲内で変動しており、あるスリツプが起こつ
た瞬間に、それまでの２系のクロツク周波数の相
対関係が全く逆に変化すると云う最悪条件を考え
た場合、スリツプ発生の最小時間間隔を一定値以
上に保つためには、スリツプ実施後の書き込みア
ドレスと読み出しアドレスの差が、時計廻り、反
時計廻りのどちらの方向に測つてもスリツプ量で
ある１フレーム分以上ある必要があり書き込み、
読み出しアドレスを考えに入れると整合バツフア
メモリの容量は、２フレーム相当番地数＋１番地
以上必要となる。アドレス差検出のスレツシヨル
ド値を安全のため隣接アドレスに相当する１より
離れた所に置く場合には更にメモリ容量が必要で
あり、又、スリツプ制御を行なう上で、アドレス
差を計数して、任意のアドレスから１フレーム分
離れた番地へスリツプを行なう事は困難であり、
通常整合バツフアメモリの容量は、２フレームを
越え、スリツプ単位であるフレーム容量の整数倍
となるように選び、整合バツフアの各アドレスが
各フレーム単位のデータの定まつたビツトを収容
するようなアドレス固定割りつけ方法を用い、整
度バツフアメモリに規則的に配置される決つた番
地にスリツプ単位の切れ目が常にあるように構成
して、スリツプ制御を容易にする方法がとられ
る。

次に、上述の機能を果す従来のプレジオクロナ
ス整合装置を第２図に示す。なおスリツプ制御の
スリツプ単位としてフレーム周期を採用した場合
を示す。図において、１０はプレジオクロナス整
合装置のデータ入力端子、１１は入力データ信
号、１２ａ，１２ｂはクロツク抽出回路、１３
ａ，１３ｂは抽出クロツク信号、１４ａ，１４ｂ
はフレーム抽出回路、１５ａ，１５ｂは抽出フレ
ーム信号、１６ａ，１６ｂは書き込みアドレスカ
ウンタ、１７ａ，１７ｂは書き込みアドレス信
号、１８ａ，１８ｂは書き込みアドレスカウンタ
同期出力信号、１９ａ，１９ｂは書き込みアドレ
スカウンタ外部同期入力信号、２０ａ，２０ｂは
整合バツフアメモリ回路、２１ａ，２１ｂはバツ
フア制御回路、２２ａ，２２ｂはメモリ制御信
号、３０ａ，３０ｂはバツフアメモリ読み出しデ
ータ信号、３１ａ，３１ｂは読み出しアドレスカ
ウンタ、３２ａ，３２ｂは読み出しアドレス信
号、３３ａ，３３ｂは読み出しアドレスカウンタ
制御信号、３４ａ，３４ｂは読み出しアドレスカ
ウンタ制御入力信号、３５ａ，３５ｂは読み出し
アドレスカウンタ同期出力信号、３６ａ，３６ｂ
は読み出しアドレスカウンタ外部同期入力信号、
４０は切換回路、４１は出力データ信号、４２は
プレジオクロナス整合装置のデータ出力端子、４
３は読み出し側クロツク信号入力端子、４４は読
み出し側クロツク信号、４５は読み出し側フレー
ム信号入力端子、４６は読み出し側フレーム信
号、５０は同期制御回路、５１は切換選択信号入
力端子、５２は切換選択信号である。なお、図中
同一符号に付けられたａ又はｂの添字のもので、
現用系と非現用系が構成され必要に応じて切換え
られる。

次に動作について説明する。各符号の添字ａの
ついている側の回路を現用系として以下説明する
が、添字ｂのついている側の回路も、基本的に同
一の動作を行なうものである。

プレジオクロナス整合装置のデータ入力端子１
０より入力された入力データ信号１１はクロツク
抽出回路１２ａにおいてクロツク抽出を行ない、
抽出クロツク信号１３ａが出力される。フレーム
抽出回路１４ａは抽出クロツク信号１３ａを基に
して入力データ信号１１からフレーム抽出を行な
い抽出フレーム信号１５ａを出力する。抽出クロ
ツク信号１３ａおよび抽力フレーム信号１５ａは
書き込みアドレスカウンタ１６ａに印加され、同
カウンタの出力である書き込みアドレス信号１７
ａのうち、フレーム周期以下の周期を持つ信号成
分は抽出フレーム信号１５ａに同期した動作を行
なう。書き込みアドレスカウンタ１６ａは、プレ
ジオクロナスバツフア容量に対応したフレーム周
期より長い周期で動作しているが、書き込みカウ
ンタ同期出力信号１８ａはその周期を持ち、書き
込みアドレスカウンタ１６ａが自己の出力をリセ
ツトするタイミングで出力される。書き込みアド
レスカウンタ外部同期入力信号１９ａは書き込み
アドレスカウンタ１６ａを制御する信号で、外部
同期入力信号１９ａが印加されれば、書き込みア
ドレスカウンタ１６ａの出力の何如にかかわら
ず、その出力は強制的にリセツトされるものであ
る。入力データ信号１１は、整合バツフアメモリ
回路２０ａに書き込みアドレス信号１７ａに従つ
て書き込まれる。

一方、読み出しアドレスカウンタ３１ａは、読
み出し側クロツク信号入力端子４３より入力され
る。読み出し側クロツク信号４４および、読み出
し側フレーム信号入力端子４５より入力される読
み出し側フレーム信号４６を基にして計数動作を
行ない、読み出しアドレス信号３２ａを出力す
る。書き込みアドレスカウンタ１６ａの場合と同
様に、読み出しアドレス信号３２ａのフレーム信
号周期以下の周期を持つ信号成分は読み出し側フ
レーム信号４６に同期した動作を行ない、又、読
み出しアドレスカウンタ３１ａは、自己の出力を
リセツトするタイミングで読み出しカウンタ同期
出力信号３５ａを出力すると共に、読み出しアド
レスカウンタ外部同期入力信号３４ａで強制的に
その出力がリセツトされる。又、読み出しアドレ
スカウンタ３１ａは通常の周期的な計数動作の他
に、読み出しアドレスカウンタ制御入力信号３４
ａの指示に従つて、１フレーム分のデータに対応
するアドレス数と等しい量の不連続加進又は減進
動作を行なう。バツフア制御回路２１ａは書き込
みアドレス信号１７ａと読み出しアドレス信号３
２ａの相対アドレス差を検知し、アドレスの差が
予め定められたスレツシヨルド値を越えた時、そ
の相対的な接近の様子に応じ、書き込みアドレス
が読み出しアドレスに追いついて来た場合には１
フレーム分のアドレスの不連続な進み、逆に読み
出しアドレスが、書き込みアドレスに追いついて
来た場合には、１フレーム分のアドレスの不連続
な戻りを指示する読み出しアドレスカウンタ制御
信号３３ａを発生する。又バツフア制御回路２１
ａは整合バツフアメモリ２０ａにおいて、入力デ
ータ信号１１の書き込み動作および、バツフアメ
モリ読み出しデータ信号３０ａの読み出し動作が
互いに衝突する事なく各書き込みアドレス信号１
７ａおよび読み出しアドレス信号３２ａに基づい
て行なわれるようメモリ制御信号２２ａを発生す
る。切換回路４０は、切換選択信号入力端子５１
より入力される切換選択信号５２に従つて、現用
系と非現用系を構成する２つの整合バツフアメモ
リ２０ａおよび２０ｂの各々の出力であるバツフ
アメモリ読み出しデータ信号３０ａおよび３０ｂ
から指定された信号を選択しプレジオクロナス整
合装置の出力データ信号４１として、プレジオク
ロナス整合装置のデータ出力端子４２へ出力す
る。同期制御回路５０は、同じく切換選択信号５
２に従い、現用系として選択された側のバツフア
制御回路２１ａの読み出しアドレスカウンタ制御
信号３３ａを現用系の読み出しアドレスカウンタ
３１ａ、および、非現用系の読み出しアドレスカ
ウンタ３１ｂの双方の読み出しアドレスカウンタ
制御入力信号３４ａ，３４ｂとして接続印加し、
現用系のバツフア制御回路２１ａの制御の下に現
用系、非現用系両系の書き込みアドレスカウンタ
３１ａ，３１ｂのプレジオクロナススリツプ制御
を行なうと共に、現用系として選択された側の書
き込みアドレスカウンタ１６ａおよび読み出しア
ドレスカウンタ３１ａの各々の同期出力信号１８
ａ，３５ａを選択し、非現用系の対応するカウン
タの各外部同期入力信号１９ｂ，３６ｂとして接
続印加し、非現用系の書き込みアドレスカウンタ
１６ｂ、読み出しアドレスカウンタ３１ｂの出力
を各々現用系の対応するアドレスカウンタ１６
ａ，３１ａの出力に同期させて動作させる働きを
する。例えば、整合バツフアメモリ回路２０ａを
含む添字ａの各回路が現用系に指定され、バツフ
アメモリ読み出しデータ信号３０ａが、プレジオ
クロナス整合装置の出力データ信号４１として選
択出力されている場合には、現用系のバツフア制
御回路２１ａの読み出しアドレスカウンタ制御信
号３３ａが現用系の読み出しアドレスカウンタ３
１ａへの読み出しアドレスカウンタ制御入力信号
３４ａおよび、非現用系の読み出しアドレスカウ
ンタ３１ｂへの読み出しアドレスカウンタ制御入
力信号３４ｂとして接続印加され、又、現用系の
書き込みアドレスカウンタ１６ａの書き込みアド
レスカウンタ同期出力信号１８ａが非現用系の書
き込みアドレスカウンタ１６ｂの書き込みアドレ
スカウンタ外部同期入力信号１９ｂとして接続印
加され、一方、読み出しアドレスカウンタにおい
ては同様に、現用系の読み出しアドレスカウンタ
３１ａの読み出しアドレスカウンタ同期出力信号
３５ａが、非現用系の読み出しアドレスカウンタ
３１ｂの読み出しアドレスカウンタ外部同期入力
信号３６ｂとして接続印加される構成となつてい
た。

プレジオクロナス整合装置は以上のように現用
系と非現用系から成り、非現用系の書き込み、読
み出しアドレスカウンタは常に現用系の書き込
み、読み出しカウンタおよびバツフア制御回路の
制御を受けて、各々現用系の書き込み、読み出し
カウンタに同期した計数動作をするよう接続構成
されているので、現用系の書き込み又は読み出し
アドレスカウンタに障害が発生し、本来実施され
るべきプレジオクロナススリツプ制御が実施され
ない等の不良動作状態に陥つた時、非現用系の該
当カウンタも同様の不良動作状態に陥いるため、
現用系の障害発生を検出して切換を実施しても、
新しく現用系になる非現用系回路にも、従来の現
用系に発生していたのと同様のデータ障害が存在
する。もしくは、両系に同時に障害が検出されプ
レジオクロナス整合装置として動作不能に陥いる
事があると云つた欠点があつた。

〔発明の概要〕 この発明は上記のような従来のものの欠点を除
去するためになされたもので、現用系が正常なと
きに非現用系を現用系に同期させて非現用系を予
備動作状態に設定した後、両系の同期接続を解き
非現用系を現用系と独立させて作動するように構
成することにより、現用系に発生した障害が非現
用系に波及する事を防止して正常動作の非現用系
切換えることを目的としたプレジオクロナス整合
装置を提供するものである。

〔発明の実施例〕

以下この発明の一実施例を図について説明す
る。第３図において第２図に示す符号と同一、又
は相当部分を示す。

５３は予備動作指定信号入力端子、５４は予備
動作指定信号、５６は予備動作開始検出回路、５
６は予備動作開始信号、５７は新たな同期制御回
路である。なお、バツフア制御回路２１ａ，２１
ｂから出力される読み出しアドレスカウンタ制御
回路３３ａ，３３ｂは直接的に読み出しアドレス
カウンタ３１ａ，３１ｂへ印加される。

次に実施例の動作について説明する。各データ
信号の流れに関しては第２図に示す従来装置と同
様であるので、ここではこの実施例の特徴である
同期制御方式について説明する。なお、この実施
例においても、添字ａの付いている側の回路を現
用系として説明する。

切換選択信号入力端子５１より入力された切換
選択信号５２は切換回路４０および同期制御回路
５７に印加される。切換回路４０は同信号に基づ
き、２組の整合バツフアメモリ回路２０ａ，２０
ｂから出力されるバツフアメモリ読み出しデータ
信号３０ａ，３０ｂのうち、現用系に指定された
系の信号を選択し、プレジオクロナス整合装置の
出力データ信号４１としてプレジオクロナス整合
装置のデータ出力端子４２へ出力する。一方、同
期制御回路５７においては、切換選択信号５２に
基づき２組の書き込みアドレスカウンタ１６ａ，
１６ｂおよび読み出しアドレスカウンタ３１ａ，
３１ｂからそれぞれ出力されて来る書き込みアド
レスカウンタ同期出力信号１８ａ，１８ｂおよび
読み出しアドレスカウンタ同期出力信号３５ａ，
３５ｂのうち、現用系から出力されて来る信号を
選択入力する。予備動作指定信号入力端子５３よ
り入力される予備動作指定信号５４は非現用系の
回路を予備動作モードに指定し、いつでも現用系
の回路と入れ替わつてその動作を行なえるように
設定する信号である。つまり予備動作指定信号５
４は切換選択信号５２の設定と独立して設定さ
れ、現用系が正常なときに非現用系を現用系に同
期させ、非現用系を予備動作状態に指定するもの
である。そこで、予備動作開始検出回路５５は予
備動作指定信号５４の極性を監視し、同信号が有
意状態に転じる変化点を検出し、予備動作開始信
号５６を発生する。同期制御回路５７は、予備動
作開始信号５６が入力されると内蔵する書き込み
アドレスカウンタ同期設定フリツプフロツプおよ
び読み出しアドレスカウンタ同期設定フリツプフ
ロツプに同期実行フラグを設定し、現用系の書き
込みアドレスカウンタの書き込みアドレス同期出
力信号を非現用系の書き込みアドレスカウンタの
書き込みアドレスカウンタ外部同期入力信号とし
て、又、現用系の読み出しアドレスカウンタの読
み出しアドレスカウンタ同期出力信号を、非現用
系の読み出しアドレスカウンタの読み出しアドレ
スカウンタ外部同期入力信号として接続印加す
る。書き込みアドレスカウンタ同期出力信号１８
ａ，１８ｂおよび読み出しアドレスカウンタ同期
出力信号３６ａ，３６ｂはそれぞれ整合バツフア
容量に相当する周期を持つたパルス信号であり、
そのパルス信号が有意になつた時に、非現用系の
書き込みアドレスカウンタ１６ｂおよび読み出し
アドレスカウンタ３１ｂはそれぞれリセツトを受
け、現用系の対応するカウンタ１６ａ，３１ａへ
の同期が実行される。そして非現用系の書き込み
アドレスカウンタ１６ｂおよび読み出しアドレス
カウンタ３１ｂが現用系の対応するカウンタ１６
ａ，３１ａにそれぞれ同期を行なうと同時に、同
期制御回路５７に内蔵された対応する書き込みア
ドレスカウンタ同期設定フリツプフロツプおよび
読み出しアドレスカウンタ同期設定フリツプフロ
ツプの同期実行フラツグをリセツトし、予備動作
開始信号５６によつて新たにそれらのフラグが設
定されるまでは、現用系の各カウンタから非現用
系の各カウンタへの同期信号の接続印加を禁止す
る。

同期制御回路５７の一実施例を第４図に示し、
同図において、整合バツフアメモリ回路２０ａが
現用系に指定されている状態、つまり、切換選択
信号５２が“Ｈ”のときに予備動作指定信号５４
が新たに有意に変化した場合を例にとると、予備
動作開始信号５６が同期制御回路５７に内蔵の書
き込みアドレスカウンタ同期設定フリツプフロツ
プＡおよび読み出しアドレスカウンタ同期設定フ
リツプフロツプＢに各々同期実行フラグを設定
し、現用系の書き込みアドレスカウンタ１６ａの
書き込みアドレスカウンタ同期出力信号１８ａが
予備動作モードに入る事を指定された非現用系の
書き込みアドレスカウンタ１６ｂの書き込みアド
レスカウンタ外部同期入力信号１９ｂとして接続
印加され、同様に読み出しアドレスカウンタ３１
ａの読み出しアドレスカウンタ同期出力信号３５
ａが読み出しアドレスカウンタ３１ｂの読み出し
アドレスカウンタ外部同期入力信号３６ｂとして
接続印加される。その後、非現用系の書き込みア
ドレスカウンタ１８ｂの同期が実行されると同時
に同期制御回路５７の書き込みアドレスカウンタ
同期設定フリツプフロツプＡの同期実行フラグが
リセツトされ、又同様に読み出しアドレスカウン
タ３１ｂの同期が実行されると同時に同期制御回
路５７の読み出しアドレスカウンタ同期設定フリ
ツプフロツプＢの同期実行フラグがリセツトされ
る。整合バツフアメモリ回路２０ｂが現用系に指
定される時は、切換選択信号５２が“Ｌ”の状態
でフリツプフロツプＣ，Ｄがフリツプフロツプ
Ａ，Ｂと同様に駆動される。つまり現用系が正常
なときに非現用系を現用系に同期させて非現用系
を予備動作状態に設定した後、両系の同期接続を
解き非現用系を現用系と独立させて作動させる。
従つて、非現用系の予備動作状態で切換選択信号
５２により障害の発生した現用系から非現用系に
切換わつても非現用系は正常に動作できることに
なる。

なお、上記実施例では、一方向のデイジタル伝
送系について説明したが、双方向デイジタル伝送
系においては、同様の回路を逆方向に組み合わせ
る事により実現出来る事は云うまでもない。この
場合、上記実施例において示されている読み出し
側クロツク信号４４、読み出し側フレーム信号４
６は、対となる逆方向のプレジオクロナス整合装
置の書き込み側の抽出クロツク信号、抽出フレー
ク信号を用いればよい。又、逆に書き込み側の回
路において入力データ信号１１からクロツク信号
１３ａ，１３ｂフレーム信号１５ａ，１５ｂを抽
出する方法を用いず、実施例の読み出し側と同様
に別途クロツク信号、フレーム信号を入力する方
法で構成する事も可能である。さらに、プレジオ
クロナススリツプ制御のスリツプ単位としてフレ
ーム周期を用いる例を示したが、フレーム周期に
限らず、サンプル周期単位もしくはマルチフレー
ム単位等地の周期性を持つ単位を採用しても差し
つかえない。

〔発明の効果〕

以上のようにこの発明によれば、現用系が正常
なとき非現用系を現用系に同期させて非現用系を
予備動作状態に設定した後、両系の同期接続を解
き非現用系を現用系と独立して動作させるように
構成したので、現用系に発生した障害が非現用系
に波及することなく、正常動作の非現用系へ切換
えることができ信頼度の高いプレジオクロナス整
合装置が得られる効果がある。

【図面の簡単な説明】

第１図はプレジオクロナス整合装置のメモリ概
念を示すブロツク図、第２図は従来のプレジオク
ロナス整合装置を示す構成図、第３図はこの発明
の一実施例によるプレジオクロナス整合装置を示
す構成図である。第４図は第３図に示す同期制御
回路５７の一実施例である。 図中において、１１は入力データ信号、１３
ａ，１３ｂは書き込み側クロツク信号、１５ａ，
１５ｂは書き込み側フレーム信号、１６ａ，１６
ｂは書き込みアドレスカウンタ、１７ａ，１７ｂ
は書き込みアドレス信号、１８ａ，１８ｂは書き
込みアドレスカウンタ同期出力信号、１９ａ，１
９ｂは書き込みアドレスカウンタ外部同期入力信
号、２０ａ，２０ｂは整合バツフアメモリ回路、
２１ａ，２１ｂはバツフア制御回路、２２ａ，２
２ｂはメモリ制御信号、３０ａ，３０ｂはバツフ
アメモリ読み出しデータ信号、３１ａ，３１ｂは
読み出しアドレスカウンタ、３２ａ，３２ｂは読
み出しアドレス信号、３３ａ，３３ｂは読み出し
アドレスカウンタ制御信号、３５ａ，３５ｂは読
み出しアドレスカウンタ同期出力信号、３６ａ，
３６ｂは読み出しアドレスカウンタ外部同期入力
信号、４０は切換回路、４１は出力データ信号、
４４は読み出し側クロツク信号、４６は読み出し
側フレーム信号、５２は切換選択信号、５４は予
備動作指定信号、５５は予備動作開始検出回路、
５６は予備動作開始信号、５７は同期制御回路で
ある。なお、図中同一符号は同一又は相当部分を
示し、同一符号中ａ，ｂの添字は、冗長構成を持
つ回路部分の現用系と非現用系を示すものであ
る。

Claims (1)

【特許請求の範囲】
1. １ ２つのデイジタル信号系の間でデータを授受
   する際に、両系間のデータ伝送速度の差を整合す
   るプレジオクロナス整合装置において、バツフア
   メモリ回路に一方のデイジタル信号系からの入力
   データを書き込むアドレスを指定すると共にその
   書き込み同期信号を出力する書き込みアドレスカ
   ウンタと、上記バツフアメモリ回路からデータを
   読み出すアドレスを指定すると共にその読み出し
   同期信号を出力する読み出しアドレスカウンタ
   と、上記書き込みアドレスと上記読み出しアドレ
   スの差が第１の所定アドレス数以内のときにこの
   相対的なアドレス差に応じて上記読み出しアドレ
   スを第２の所定アドレス数だけ加進または減進す
   るバツフア制御回路とを、それぞれ有する現用系
   回路及び非現用系回路、上記現用系回路のバツフ
   アメモリ回路からの読み出しデータと上記非現用
   系回路のバツフアメモリ回路からの読み出しデー
   タとを切換えて他方のデイジタル信号系へ出力す
   る切換回路、上記非現用系回路を上記現用系回路
   の予備動作状態に設定する時に、上記現用系回路
   の書き込み同期信号及び読み出し同期信号をそれ
   ぞれ上記非現用系回路の書き込みアドレスカウン
   タ及び読み出しアドレスカウンタに同期接続し以
   後この同期接続を解放する同期制御回路を備えた
   プレジオクロナス整合装置。