JPH02134858A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02134858A JPH02134858A JP28927788A JP28927788A JPH02134858A JP H02134858 A JPH02134858 A JP H02134858A JP 28927788 A JP28927788 A JP 28927788A JP 28927788 A JP28927788 A JP 28927788A JP H02134858 A JPH02134858 A JP H02134858A
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- Japan
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- well region
- substrate
- high voltage
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000004927 fusion Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の高電圧印加時の破壊防止に関
するものである。
するものである。
第５図は従来の半導体装置の外部人力を受ける端子につ
ながる入力段の構造を示す断面図であり、第６図はその
等価回路を示す回路図である。Ｐ基板１の一主面上には
Ｎ＋埋め込み層２が形成され、Ｎ＋埋め込み層２上には
ウェル領域であるＮ−エピタキシャル層３が形成され、
Ｎ−エピタキシャル層３の両側にはＰ＋拡散層より成る
分離層４が形成されている。Ｎ エピタキシャル層３上
には、素子領域Ａが形成されている。素子領域Ａには、
Ｎ＋拡散層より成るコンタクト領域５、Ｐ１拡散層より
成るベース領域６、Ｐ＋拡散層より成る抵抗領域７が形
成されている。Ｎ＋拡散層５ａはＮ＋埋め込み層２まで
達するように拡散され、縦方向の抵抗を小さくする役目
をする。コンタクト領域５及び抵抗領域７は、接続端子
ＰＡＤに接続されている。また、ベース領域６と抵抗領
域７も互いに接続されている。ベース領域６上には、Ｎ
＋拡散層より成るエミッタ領域８が形成されている。そ
して、ベース領域６．エミッタ領域８及びＮ−エピタキ
シャル層３により第６図に示すＮＰＮトランジスタＱ１
が形成されている。
ながる入力段の構造を示す断面図であり、第６図はその
等価回路を示す回路図である。Ｐ基板１の一主面上には
Ｎ＋埋め込み層２が形成され、Ｎ＋埋め込み層２上には
ウェル領域であるＮ−エピタキシャル層３が形成され、
Ｎ−エピタキシャル層３の両側にはＰ＋拡散層より成る
分離層４が形成されている。Ｎ エピタキシャル層３上
には、素子領域Ａが形成されている。素子領域Ａには、
Ｎ＋拡散層より成るコンタクト領域５、Ｐ１拡散層より
成るベース領域６、Ｐ＋拡散層より成る抵抗領域７が形
成されている。Ｎ＋拡散層５ａはＮ＋埋め込み層２まで
達するように拡散され、縦方向の抵抗を小さくする役目
をする。コンタクト領域５及び抵抗領域７は、接続端子
ＰＡＤに接続されている。また、ベース領域６と抵抗領
域７も互いに接続されている。ベース領域６上には、Ｎ
＋拡散層より成るエミッタ領域８が形成されている。そ
して、ベース領域６．エミッタ領域８及びＮ−エピタキ
シャル層３により第６図に示すＮＰＮトランジスタＱ１
が形成されている。
（発明が解決しようとする課題〕
従来の半導体装置は以上のように構成されているので以
下のような問題点があった。接続端子ＰＡＤよりサージ
電圧等の高電圧が印加されると、Ｐ基板１２分離層４と
Ｎ エピタキシャル層３゜Ｎ＋埋め込み層２により構成
されるダイオードがブレークダウンし、高電圧が１〜ラ
ンジスタＱ１゜Ｒ１に印加されるのを防止している。し
かし、サージ電圧等の高電圧が接続端子ＰＡＤに印加さ
れた場合、前記ダイオードがブレークダウンする前に各
素子に接続されているアルミ等の配線が溶断するという
問題点があった。
下のような問題点があった。接続端子ＰＡＤよりサージ
電圧等の高電圧が印加されると、Ｐ基板１２分離層４と
Ｎ エピタキシャル層３゜Ｎ＋埋め込み層２により構成
されるダイオードがブレークダウンし、高電圧が１〜ラ
ンジスタＱ１゜Ｒ１に印加されるのを防止している。し
かし、サージ電圧等の高電圧が接続端子ＰＡＤに印加さ
れた場合、前記ダイオードがブレークダウンする前に各
素子に接続されているアルミ等の配線が溶断するという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高電圧印加時に各素子に接続されている配線
の溶断を防止しつつ、素子破壊を防止することができる
半導体装置を得ることを目的とする。
たもので、高電圧印加時に各素子に接続されている配線
の溶断を防止しつつ、素子破壊を防止することができる
半導体装置を得ることを目的とする。
この発明に係る半導体装置は、第１導電型の基板と、前
記基板上に設けられた第２導電型のウェル領域と、前記
ウェル領域上に形成された素子領域と、前記ウェル領域
上に前記素子領域とは別領域に形成された外部端子コン
タクト領域とを備えている。
記基板上に設けられた第２導電型のウェル領域と、前記
ウェル領域上に形成された素子領域と、前記ウェル領域
上に前記素子領域とは別領域に形成された外部端子コン
タクト領域とを備えている。
この発明では、コンタクト領域に高電圧が印加されると
、基板とウェル領域より成るダイオードがブレークダウ
ンし、ウェル領域から基板へ電流が流れることにより前
記高電圧は緩和され素子領域に与えられる。また、コン
タクト領域に与えられた高電圧はウェル領域を通り素子
領域に与えられる。そのため、ウェル領域を通るときの
電圧降下により素子領域に与えられる高電圧が緩和され
る。
、基板とウェル領域より成るダイオードがブレークダウ
ンし、ウェル領域から基板へ電流が流れることにより前
記高電圧は緩和され素子領域に与えられる。また、コン
タクト領域に与えられた高電圧はウェル領域を通り素子
領域に与えられる。そのため、ウェル領域を通るときの
電圧降下により素子領域に与えられる高電圧が緩和され
る。
第１図はこの発明に係る半導体装置の一実施例を示す断
面図である。図において、第５図に示した従来装置との
相違点は、接続端子ＰＡＤとのコンタクト領域９（Ｎ＋
拡ｒｌ１層）をトランジスタＱ１、抵抗Ｒ１の素子領域
Ａとは別領域のＮ エピタキシャル層３上に設け、かつ
、コンタクト領域９の直下にＮ＋埋め込み層１０を新た
に設けたことである。ここで、Ｎ＋埋め込み層１０はＰ
基板１との接合面積、つまりＰ−Ｎ接合面積を大きくす
るためのものである。その他の構成は第５図に示した従
来の半導体装置と同様である。なお、第１図に示した半
導体装置の簀価回路は第６図に示したのと同様て゛ある
。
面図である。図において、第５図に示した従来装置との
相違点は、接続端子ＰＡＤとのコンタクト領域９（Ｎ＋
拡ｒｌ１層）をトランジスタＱ１、抵抗Ｒ１の素子領域
Ａとは別領域のＮ エピタキシャル層３上に設け、かつ
、コンタクト領域９の直下にＮ＋埋め込み層１０を新た
に設けたことである。ここで、Ｎ＋埋め込み層１０はＰ
基板１との接合面積、つまりＰ−Ｎ接合面積を大きくす
るためのものである。その他の構成は第５図に示した従
来の半導体装置と同様である。なお、第１図に示した半
導体装置の簀価回路は第６図に示したのと同様て゛ある
。
このような構成において、接続端子ＰＡＤにサージ電圧
が印加されたとする。すると、Ｐｔｕ板１゜分離層４と
Ｎ エピタキシャル層３．Ｎ＋埋め込み層２．１０より
成るダイオードがブレークダウンし、サージ電圧はＰ基
板１へ抜ける。そのため素子領域△のトランジスタＱ１
．抵抗Ｒ１にサージ電圧がそのまま印加されることがな
く、トランジスタＱ１．抵抗Ｒ１は破壊されない。この
場合、コンタクト領域９．Ｎ＋埋め込み層１０を新たに
設けることにより、Ｐ−Ｎ接合面積が従来に比し大きく
なっている。そのため、従来より高耐圧の半導体装置が
得られる。
が印加されたとする。すると、Ｐｔｕ板１゜分離層４と
Ｎ エピタキシャル層３．Ｎ＋埋め込み層２．１０より
成るダイオードがブレークダウンし、サージ電圧はＰ基
板１へ抜ける。そのため素子領域△のトランジスタＱ１
．抵抗Ｒ１にサージ電圧がそのまま印加されることがな
く、トランジスタＱ１．抵抗Ｒ１は破壊されない。この
場合、コンタクト領域９．Ｎ＋埋め込み層１０を新たに
設けることにより、Ｐ−Ｎ接合面積が従来に比し大きく
なっている。そのため、従来より高耐圧の半導体装置が
得られる。
また、接続端子ＰＡＤは、従来と違い、素子領域Ａと別
領域に設けられたコンタクト領域９に接続されている。
領域に設けられたコンタクト領域９に接続されている。
そのため、接続端子ＰＡＤにサージ電圧が印加されてら
従来のように素子領域Ａの配線に直接サージ電圧が印加
されることがなく、素子領１４ｔＡの配線が溶断される
ことはない。つまり、接続端子ＰＡＤに与えられたサー
ジ電圧はＮ エピタキシャル層２を介し索子領域へに与
えられ、Ｎ エピタキシャルＢ２中で電圧降下が生じ、
この電圧降下により素子ｖＡｌｊＩｔＡへのサージ電圧
の直接印加が防止できる。
従来のように素子領域Ａの配線に直接サージ電圧が印加
されることがなく、素子領１４ｔＡの配線が溶断される
ことはない。つまり、接続端子ＰＡＤに与えられたサー
ジ電圧はＮ エピタキシャル層２を介し索子領域へに与
えられ、Ｎ エピタキシャルＢ２中で電圧降下が生じ、
この電圧降下により素子ｖＡｌｊＩｔＡへのサージ電圧
の直接印加が防止できる。
なお、上記実施例では素子領域ＡにトランジスタＱ１．
抵抗Ｒ１が存在する場合について説明したが、第２図に
示すように、素子領域Ａに抵抗領域７のみが存在するよ
う構成してもよい。つまり、第１図に示した半導体装置
でのベース領域６．エミッタ領域８．Ｎ＋拡散層５ ａ
をなくして構成するわけである。その他の構成は第１図
に示した半導体装置と同様である。
抵抗Ｒ１が存在する場合について説明したが、第２図に
示すように、素子領域Ａに抵抗領域７のみが存在するよ
う構成してもよい。つまり、第１図に示した半導体装置
でのベース領域６．エミッタ領域８．Ｎ＋拡散層５ ａ
をなくして構成するわけである。その他の構成は第１図
に示した半導体装置と同様である。
第３図は素子領域△に複数のトランジスタ及び抵抗を形
成した場合の半導体装置の断面図であり、第４図はその
等価回路図である。つまり、第１図に示した半導体装置
でのベース領１４６の右側でかつＮ エピタキシャル層
３上に等間隔にＰ＋拡散層が５個設けられている。この
うち、左の３個がベース領域６ａ、６ｂ、６ｃを形成し
、右の２個は抵抗領域７，７ａを形成している。また、
ベース領ｈ＊６ａ、６ｂ、６ｃ上には各々Ｎ＋拡散層が
形成され、これらはエミッタ領域８ａ、８ｂ、８Ｃを形
成する。そして、ベース領域５ａ、エミッタ領域８ａの
組とベース領域６ｂ、エミッタ領域８ｂの組と、ベース
領域５ｃ、エミッタ領域８Ｃの組の各々とＮ エピタキ
シャル層３により、各々Ｉ−ランジスタＱ２．Ｑ３．Ｑ
４を構成している。
成した場合の半導体装置の断面図であり、第４図はその
等価回路図である。つまり、第１図に示した半導体装置
でのベース領１４６の右側でかつＮ エピタキシャル層
３上に等間隔にＰ＋拡散層が５個設けられている。この
うち、左の３個がベース領域６ａ、６ｂ、６ｃを形成し
、右の２個は抵抗領域７，７ａを形成している。また、
ベース領ｈ＊６ａ、６ｂ、６ｃ上には各々Ｎ＋拡散層が
形成され、これらはエミッタ領域８ａ、８ｂ、８Ｃを形
成する。そして、ベース領域５ａ、エミッタ領域８ａの
組とベース領域６ｂ、エミッタ領域８ｂの組と、ベース
領域５ｃ、エミッタ領域８Ｃの組の各々とＮ エピタキ
シャル層３により、各々Ｉ−ランジスタＱ２．Ｑ３．Ｑ
４を構成している。
また、抵抗領域７ａにより抵抗Ｒ２を構成する。
その伯の構成は第１図に示した半導体装置と同様である
。このように素子領域Ａの素子数を増加してもよい。
。このように素子領域Ａの素子数を増加してもよい。
また、上記実施例において、Ｎ エピタキシャル層３を
横方向にさらに延ばし、ｐ ３Ｂ板１及び分離層４とＮ
−エピタキシャル層３及びＮ４埋め込み層２より成るＰ
Ｎ接合面積を大きくすることにより、電流容量を大きく
し、素子全体の耐圧を高くすることができる。
横方向にさらに延ばし、ｐ ３Ｂ板１及び分離層４とＮ
−エピタキシャル層３及びＮ４埋め込み層２より成るＰ
Ｎ接合面積を大きくすることにより、電流容量を大きく
し、素子全体の耐圧を高くすることができる。
以上のように、この発明では外部端子コンタクト領域を
ウェル領域上の素子領域とは別領域に設けている。その
ため、外部端子に高電圧が印加されても素子領域上の配
線に直接高電圧が印加されず配線が溶断されることがな
いという効果がある。
ウェル領域上の素子領域とは別領域に設けている。その
ため、外部端子に高電圧が印加されても素子領域上の配
線に直接高電圧が印加されず配線が溶断されることがな
いという効果がある。
また、前記外部端子コンタクト領域を別領域に形成する
ことにより、基板とウェル領域により規定されるＰ−Ｎ
接合面積が大きくなる。そのため、従来の半導体装置に
比し、電流容量が大ぎくなり素子領域の耐圧が高くなる
という効果がある。
ことにより、基板とウェル領域により規定されるＰ−Ｎ
接合面積が大きくなる。そのため、従来の半導体装置に
比し、電流容量が大ぎくなり素子領域の耐圧が高くなる
という効果がある。
第１図はこの発明に係る半導体装置の一実茄〃１を示す
断面図、第２図、第３図はこの発明の他の実施例を示す
断面図、第４図は第３図に示した半導体装置の等価回路
を示す回路図、第５図は従来の半導体装置を示す断面図
、第６図は第５図に示した半導体装置の等価回路を示す
回路図である。 図において、１はＰａ板、３はＮ−エピタキシャル層、
Ａは素子領域、９はコンタクト領域である。 なお、各図中同一符号は同一または相当部分を示す。
断面図、第２図、第３図はこの発明の他の実施例を示す
断面図、第４図は第３図に示した半導体装置の等価回路
を示す回路図、第５図は従来の半導体装置を示す断面図
、第６図は第５図に示した半導体装置の等価回路を示す
回路図である。 図において、１はＰａ板、３はＮ−エピタキシャル層、
Ａは素子領域、９はコンタクト領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１導電型の基板と、 前記基板上に設けられた第２導電型のウェル領域と、 前記ウェル領域上に形成された素子領域と、前記ウェル
領域上に前記素子領域とは別領域に形成された外部端子
コンタクト領域とを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28927788A JPH02134858A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28927788A JPH02134858A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134858A true JPH02134858A (ja) | 1990-05-23 |
Family
ID=17741086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28927788A Pending JPH02134858A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134858A (ja) |
-
1988
- 1988-11-15 JP JP28927788A patent/JPH02134858A/ja active Pending
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