JPH02126285A - 液晶駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アクティブマトリクス表示影カラー液晶表示
パネルなどに好適に実施される液晶駆動回路に関する。

従来の技術 第５図は、従来の技術によるアクティブマｌ−リクスに
示形カラー液晶パネル（以下、パネルという）の構成を
示すブロック図である。パネル１上にはＭ行Ｎ列のマト
リクス状に画素ｐ、、、ｐ、２゜Ｐ　１１１＋−１１＋
　　Ｐ　Ｉｌｌ　　１　”’　１　　Ｐ　Ｍｉｌ−１１
＋　　Ｐ　Ｍ！１（画素を総称するときは参照ｒ′ｆｐ
を用いる〉が配列されて茂示画面（以下、画面という）
２が形成され、ＦＡ示しない薄膜トランジスタ（Ｔｈｉ
ｎＦｉｌｉａＴ　ｒａｎｓｉｓＬｏｒ、以下、ＴＰＴと
いう）がＩＷ々の画素Ｙ）に−村一村応で設けられてい
る。

Ｔ’　Ｆ　Ｔのゲートは各？テごとの走査ラインｌＸ＋
。

１ｘ５．・・・、ＩＸＨに共通に接続されて、走査回路
（１゛ｖ下、走査ドライバという）、４によって画面２
．７″１垂直ＪＪ′向の走査が行われる。土たＴＦＴの
ソー１、は各列ごとのシースライン１　’Ｊ（、Ｉ　３
’２．　”’ｅ　ｙ　、＋１−１１．１！　３’　Ｎ　
（ソースラインを総称するときは参照′ｒｆｅｙ’５：
用いる）に共通に接続されている。

つのソースライ＞ｅｙに共通に接続された複数Ｊ）画素
Ｐは、図示しないカラーフィルタにより、画面２の左か
ら右へ予め色順が設定された画素列”１．ｒ　２＋　ｇ
３＋　ｂ＋＋　”’＋　ｒｔｗ−１１＋　ｇＸ（画素列
を総称するときは参照符Ｙを用いる）を形成する。

記号す、ｒ、ｇは５力ラービデオ信号Ｂ、Ｒ，，Ｇにそ
れぞれ対応する色の画素であることを示し、添数字１，
２＋　Ｉ＋・・・は、その配列順を示す。

ソース駆動回路（以下、ソースドライバという）３は、
ソースラインｅｙの数Ｎに対応した出力端子Ｑ、−Ｑ、
を備えたシフトレジスタ３ａと、上記出力端子Ｑｌ＝Ｑ
、に一対一対応するスイ・ンチング素Ｔ−８１〜Ｓ８を
代えたアナログスイ・ソチ３　ｔＪと、アナログサンプ
ルホールド回路３Ｃとから構成され、シフトレジスタ３
ａは、クロンクツ（ルスＣＫに対応して、出力端子Ｑ、
→Ｑｗの方向に出力をシフトし、矢符ｙで示される方向
にスイッチ〉グ素子Ｓ１〜Ｓ、、を順次ＯＮ　、ｚ　Ｏ
Ｆ　Ｆ制御し、該スインチング素子Ｓ、〜Ｓ、ｌに接続
されたカラービデオｆ言号Ｂ、Ｒ，Ｇをアナログサンプ
ルホールド回路３Ｃに順次入力する。アナログサンプル
ボールド回路３ｃは、画面１の１水平期間で取り込んだ
上記カラービデオ信号Ｂ、Ｒ，Ｇをホールドし、；欠の
１水平期間でソースラインｅｙを介して対応する画素列
Ｙに個別的に出力すると同時に、次の１水平期間のカラ
ー信号Ｂ、Ｒ，Ｇを並行して取込む。

しかしながら上述のような構成では、パネル１の大型化
と高画質化のために画面２の画素数が増ｌｎ＋　Ｉ、　
、高速走査が要求されてクロックパルスＣＫＪ）周波数
が高くなると、アナログサンプルホールド回路３ｃの直
線性が悪化し、消費電力が増加するなどして対応が困難
になる。そこで高速走査を低速力ソースドライバで対応
可能とし、しかも駆動回路カル形化を口るために、画面
２を多重外ｖ１し、分割された複数の画素列を個別にソ
ースドライバで駆動する方法が提案されている。

第６図は、従来の技術による液晶駆動回路の電気的構成
を示すブロック口である。液晶駆動回路２１は、画面２
の周辺部に配置された複数のソースドライバ５〜８と、
ソースドライバ５〜８にカラービデオ信号Ｒ，Ｇ、Ｂを
供給する複数のラインメモリ回路９〜１４１とで構成さ
れている。ラインメモリ回路９〜１・１は、いずれも図
示されないＡ　／Ｄ　’Ｒ換器、メモリ、マルチプレク
サ、ラッチ回路、Ｄ／′Ａ変換器等をその内部に含んで
いる。

画面２は、画素列Ｙを一列ごとに上下たがいちがいに引
き出し、さらに水平方向で前半とｔ負半に２分し、画面
２を複数の画素列Ｙ１〜Ｙ　、４で構成されるようにし
た多重７１〜リクス方式で実現されている。

画面２の周辺には上記分割された画素列Ｙ１〜Ｙ４に対
応して複数のソースドライバ５〜８を配置し、ラインＩ
　１，１２．１３を介して入力されるカラービデオ信号
Ｒ，，Ｇ、Ｂをそれぞれ前記６個のラインメモリ回路９
〜１４で、デジタル変換データ書き込み−読み出し−ラ
ッチーＤ／Ａ変喚の一連の動作によって個別に処理し、
前記ソースドライバ５〜８の交互取り込み動作に合わせ
て１共給するようにしている。

発明が解決しようとする課題 しかしながら、上述の液晶駆動回路２１では、カラーイ
３りのＲ，Ｇ、Ｂ各色につき２個ずつ、計６ｆｌｉのラ
インメモリが必要である。しかもラインメモリ１個あた
りの回路構成は、第７図のブロック図に示されるように
、入力されるカラー信号（たとえばＢ）の増幅回路９ａ
、カラー信号をデジタル変喚するＡ　／Ｄ変換器９ｂ、
バッファ回路９Ｃ５前記デジタルデータをストアするメ
モリ９ｄ、メモリ９ｄに対するライト／′リード・アド
レスを指示するライトアドレス発生回路９ｅとライトア
ドレス発生回路９ｆ、一定のタイミングでメモリ９ｄの
ライト、・″リード動作とアドレスを選択指示するアド
レスマルチプレクサ９１１、メモリ９ｄから読み出され
たデータをランチするランチ回２８９１、ラッチされた
デジタルデータをアナログ信号に変換するＤ　／′Ａ変
換トＵ、図示しないソースドライバと上記［）　、／　
Ａ　′Ｒ換器９ｊ間に介在するバッファ９になどによっ
て構成される。

これら多様な回路の集合体であるラインメモリ回ｎ９〜
１４以外に、ラインメモリ回路９〜１４へのカラー信号
Ｂ、Ｒ，Ｇの入力順と画面２に予め設定された画素列Ｙ
の色１１１ｂ、ｒ、ｇ、・・・どの不一致を解消し、メ
モリ９ｄから読み出されたデータを上記画素列の配列順
に並び変えるための図示しない遅延回路笠が必要になっ
て、構成が複雑〔ヒし、回路［模が大きくなって生産コ
ストが上昇するといった問題点が生じていた。

このため、回路規模を大きくすることなく、しかも低速
のクロック信号で対応することができる液晶駆動回路の
実現が技術的護国となっていた。

本発明の目的は、上述の技術的護国を解決し、回路規模
を増大させることなく、しかも低速のクロック信号で対
応可能な液晶駆動回路な提供することである。

課題を解決するための手段 本発明は、透明基板上に画素を形成する電極とマトリク
ス状に予め定められた色順で配列して、表示画面が形成
されたカラー液晶表示パネルと発色駆動する液晶駆動回
路であって、 上記電極を駆動する複数の駆動手段と、表示すべきカラ
ービデオ信号Ｒ，Ｇ、Ｂ’ｚ個別的に取込み、前記駆動
手段が必要とする順序でカラービデオ信号Ｒ，Ｇ、Ｂを
出力する？′！！数の第１記１１丁段とを含み、 第１記憶手段は、１水平期間のビデオ信号を各色ごとに
アナログ／デジタル変換する複数のアナログ／デジタル
変換器と、 変換されたデータを苫き込み順序に促って出力するスイ
ッチング手段と、 上記デジタル変換されたデータを記憶し、出力する少な
くとも一対の第２記憶手段と、上記１水平期間内のデー
タをその中央で前半とｔ表土に２分割し、分割さ゛れた
前半のデータと後半のデータを前記第２記憶手段から交
互に読出すデータ読出し手段と、 上記データに出し手段によって読出されたデータとラッ
チする複数のラッチ回路と、 ランチ回路から出力されたデータをデジタル。

アナログ変換するデジタル／′アナログ変換器とを含む
ことを特徴とする液晶駆動回路である。

作　　用 本発明による液晶駆動回路は、第１記憶手段によりｌ水
平期間のカラービデオ信号Ｒ，Ｇ、Ｂをアナログ／デジ
タル変換器によってデジタルデータに変換し、変換され
たデータはスイッチング手段によって書き込み順序に従
い、対をなす一方の第２記憶手段へ出力され、５註第２
記憶手段に一括してストアされる。

同時にひとつ前の水平期間に地方の第２記ｆｆｌ　’Ｌ
段にストアされた内容が、データ読み出し手段によって
、１水平期間の前半と後゛ｒに分割されて交互に読み出
される。読み出されたデータは、デジタル／アナログ変
ｆＡ器によってアナログ１工号であるカラービデオ信号
Ｒ，Ｇ、Ｂに変換され、対応する駆動手段にそれぞれ入
力される。複数の駆動手段は、交互に出力される］：記
前半と後半のデータを適切に取り込み、液晶３駆動する
。

実施例 第１１１１ｍは、本発明の一実施例の液晶駆動回路の電
気的構成を示すブロック図である。　ｉｔｉ品駆動駆動
回路３１表示パネル３２を駆動するために表示パネル３
２の周辺部の左−Ｅ−左下一右上一右下の４＠所に配置
された駆動手段であるソースドライバ３３〜３６と、ソ
ースドライバ３３〜３６にカラービデオ信号Ｒ，Ｇ、Ｂ
を供給する一対の第１記憶手段であるラインメモリ回２
８３７．３８とがら構成されている。本発明は、このよ
うに従束の技術よりも少ない２個のラインメモリ回路３
７゜３８を用いて、液晶駆動回路３１を実現するように
した。

第１Ｉ２！において、表示バオ・ル（以下、パネルとい
う）３２の画面水平（横）方向の画素列数は、たとえば
６−１０であり、１：れを上記一対のラインメモリ回路
３７．３８によ−）で駆動すると、ラインイモリ回Ｉ？
３１個あたり丙画素列数は３２０になる。

ゲトの第１ソースドライバ３３と右上の第３ソースドラ
イバ３５とは、第１ラインメモリ回路３７の出力ライン
であるラインｉ！ｂ、Ｉ！ｌｒ、１１ｇに桟道に接続さ
！’−，’ｉ下の第２ソースドライバ３１と右下の第−
ｌシースドライバ３６とは、第２ラインメモリ回路３８
の出力ラインであるライン？　２ｂ、ｌ　２ｒ、１２ｇ
に共通に接続されている。

本実施例によるこれら・１個のソースドライバ３３〜３
６には、を上の第１ソースドライバ３３が０°、を下の
第２ソースドライバ３４が９０゜右上の第３ソースドラ
イバ３５が１８０°、右下の第・１ソースドライバ３６
が２７０’の位相差のタロツク信号がり−えちれ、これ
に基づいて」二足ソースドライバ３３〜３６は、左上−
→左下−右上−右下の順に循環しつつ、対応するライン
メモリ回路３７．３８からビデオ信号Ｂ、Ｒ，Ｇを取込
む。

パネル３２は、図示しないカラーフィルタによって、色
順が画面左からたとえばＢ　　Ｇ　　ＲＢのように予め
設定されているので、画素列Ｙも画面左からｂ１＋　　
ｒ　２＋　ｇ３＋　ｂ４＋　”’ｆ！３１＋　　ｒ　６
３９＋ｂ、１．のように色の配列が定まる。この６・１
０本の画素列ｂ１〜ｂ、４゜を画面中央で２分し、画面
の１水平走査期間の前半に含まれる画素列ｂ　ｌ　＋　
ｒ　２１ｇ１．・・、ｂ＞＋ｓ＋　ｇｓｒ。を画面左側
の第１ソースドライバ３３と第２ソースドライバ３・１
で交互に駆動し、擾゛Ｖに３よれる画素列ｒ　３２＋＋
　１Ｊ１２２９ｇ　）２１．・・・＋　’　＠２９＋　
ｂ　＠４゜を画面＋Ｊ′側の第３ソースドライバ３５ど
第４ソースドライバ３６で交互に駆動させる。

カラービデオ信号Ｒ，Ｇ、Ｂを、第１〜第一１ソースド
ライバ３３〜３６に供給するＬ下一対のラインメモリ回
路３７．３８は、対応するソースドライ′くに接続され
る色順序と、クロック位（■ヒが箕なく、だけで、動ｆ
？は同一であり、第１〜第４ソースドライバ３３−３６
のカラービデオ信号Ｒ１Ｂ９０の３色力取込みは、１ク
ロツクずつ遅れて３クロツクで一巡するようになってい
る。したが−）で両面上側に配置された第１ラインメモ
リ回路３７と、第１ソースドライバ３３および第３ソー
スドライバ３５で構成され、第１０において破線で囲ん
でリーされる駆動回路回路３１　ａについて本実施例Ｊ
）動（トを以下に説明する。

駆動回路３　Ｌ　ａに含まれろ両面上側の第１ソースド
ライバ３３と第３ソースドライバ３５に対する第１うｆ
＞メモリ回路３７がらの各色信号（Ｒ１３、Ｇ　）の供
給順序、すなわち読出し順序は、前述したようにカラー
フィルタによって定まる画素列Ｙの色間列順でなければ
ならず、したがって図示するように、左側の第１ソース
ドライバ３３に対してはＢ−Ｒ，−（，１１・・・の順
で色信号が供給され、右側の第３ソースドライバ３５に
対してはＲ。

（コーＢ−Ｒ・・の順で供給される。一方墳１ラインメ
モリ３７がカラービデオ信号（Ｒ，ＧＩｌ１３）を取込
む順序は、第１ソースドライバ３３と同一のＢ−Ｒ−Ｇ
・・の順序で！、す、ｒ庭述するように、これが第１ラ
インメモリ回路３７への書込み順序となる。

第２Ｉ７１は本実施例のラインメモリ回路３７の電気的
構成３示ず１１７７２図であり、第１図に示された第１
ラインメモリ３７、第２ラインメモリ四ｔ８３８ヒもに
同一の構成である。以下、第１ラインメモリ回路３７に
ついて述べる。なお、’＞　ｒＭｎ番リーす添えた記号
す、ｒ、ｇは、カラー信号Ｂ。

Ｒ９にに対応し、総称するときは記号す、ｒ、ｇを省略
し、参照ｎ番りのみで示ず３ 第１ラインメモリ回路３７は、図示されないライン増幅
器を介して入力されるカラービデ１１３号ＢＲ，Ｇ’ｊ
個別にデジタル変換するアナログ。

デジタル（以下、Ａ　７　Ｄという）変換器３９ｂ３９
ｒ、３９ｇと、上記Ａ２′Ｄ変喚器３９から導出された
各色のデジタルデータを後述するメモリへの苫込み順序
に従い０Ｎ１０ＦＦ制御する３ステートバッファ４０ｂ
、４０ｒ、４０ｇとを含む。

またこの書込み時に上記３ステートバツフア４゜かへ導
出される書込みデータを−・対のメモリ４３゜・１，４
に入力するための３ステートバツフア・１１゜・１２と
、書込み７′読出し自在な一対のメモリ４３゜４・１の
うち、読出し側のメモリのカラー信号Ｂ　ｄ　。

Ｒｄ、Ｇｄを次段のデータランチ回路４１６に導出さＱ
”るためのデータマルチプレクサ４５とを含む。

また、データマルチプレクサ４５がら出力されたカラー
信号のデータを、読出し順序に従いランチするデータラ
ッチ回路４６ｂ、４６ｒ、４６ｇと、データラッチ回路
４６によってランチされたデータをそれぞれアナログ信
号に変換するデジタル／アナログ（以下、Ｄ　、／　Ａ
という）変換器４７ｂ、＝１７ｒ、４７ｇと、上記アナ
ログ変換されたカラー信号Ｂ、Ｒ，Ｇのレベルを増幅し
て図示しないソースドライバに出方する増幅器４８ｂ、
４８ｒ、４８ｇの各回路ブロックおよび、一定のタイミ
ングで前記メモリ４３．４４の書込み／読出Ｌ　ａ　ｆ
ｒ、、！＝　７ドｌ／スを選択指示するアドレズマルチ
ブレクサ４０とを含む。

また、データ書込み時（ライトザイクル）に書込みアド
レスを発生するライトアドレス発生回路５０、データ読
出し時（リードサイクル）に読出すべきメモリのアドレ
スを発生させるり−トアドしス発生回路５１と、および
これらの回路ブロックの動作を制（ヰするラインメモリ
制御回路５２とから構成されている。

次に第１ラインメモリ回路３７の動作について説明する
。ライＩ・アドレス発生回路５０は、当ムラインメモリ
回路３７の担当する水平画素数をＮとすれば Ｘ１≧　ｌ　Ｉ　ｏ　ｇ２　（Ｎ／　２）　　　　　・
（１）で５．えられる定数Ｘを１水平期間（Ｉ４〉の前
半とｊ炎半の切替えビットとじて決定し、」１記１水平
期間（１りの前’ｔ’　（Ｈ、−’　２　）のデータを
占込むライトアドレスＡ１　を０．１．２．３．・・、
ｊ〈ただしｊく２°）で、後半（■１．・′２）のデー
タを苫込むライトアドレスＡ２を２’＋ｊ　　（ｊ＝ｏ
、１，２゜３、・・・）で、それぞれ繰り返し発生ずる
。

本￥施例では画素列Ｙを６４０としたので、Ｎ＝　３２
０゜したがってＸ＝８となるから、最初の１水平期間１
−（、の３２Ｃ）個のカラー信号Ｂ、Ｒ。

Ｇ　ノテータは、助平が一対のメモリ４３．４４の一方
のメモリ、たとえばメモリ４３のアドレスＡ（０〜ｊ）
に、後半が同じメモリ４３のアドレスＡ２（２１〜２　
’　＋　Ｊ　）に、」二足ライトアドレス発生回路５０
が肯定するライトアドレスに基づいてＸ込まれるように
、ラインメモリ制御回路５２によって制御される。

次の１水平期間Ｈ２では、メモリ４３．４４のリード　
ライト動１ヤが切換わり、データはもう一方のメモリ４
４のアドレスＡ、、Ａ２に書込まれ、それとともに一つ
前の１水平期間Ｈ、でメモリ４３に書込まれたデータが
、リードアドレス発生回路５１が指定するリードアドレ
スに基づいて読出されるようにラインメモリ制御回路５
２によって制御される。

すなわちラインメモリ制御回路５２は、１水平期間１（
ごとに一対のメモリ４３．４４のり一ド２．・′ライト
動ｆヤを交互に切換えるとともに、ライト−アトしス発
生回路５０とリードアドレス発生回路５１に対し、」二
足前半／′後半切換えピントＸ（本実施例ではＸ＝８で
ある）を交互に切換えながらライトアドレス、リードア
ドレスを発生させるように制御する。

したがってデータの読出しは、一つの水平期間１１　、
では、その一つ前の水平期間ＨＸ−，にデータが書込ま
れたメモリ〈たとえばメモリ・１３〉からアドレスが０
．２’、１．２’　＋−１，２，・・・のごとく前陵生
のデータが交互に読出され、次の１水平期間＋１．．．
では２組のメモリ４３　、　＝１６１の書込み／読出し
を切換え、今度はもう一方のメモリ４・ｌから同様にア
ドレスが０．２”　、１．２”　ｉ−１゜・・のごとく
前１麦半のデータが交互に読出される。

データの１込みについても同様である。

このように本発明では、１水平期間■］ごとにメモリ４
３．４４のリード、／ライト動１ヤを切換え、一方のメ
モリからデータが読出されているとき、他方のメモリに
データを書込むようにし、しがも１水平期間［（を前を
裔半に分け、交互に書込み／読出しが行われるようにし
て、液晶駆動回路３１の電気的構成の簡単化と、動作の
高速化を実現している。

上述の動１ヤを実現するために、本実施例の第１ライン
メモリ回路３７では、一対のメモリ・１３゜７１・１の
３込み入力側にそれぞれ３ステート・ライ１−ｔマッフ
ァ・・１１．−１２を、読出し出力側にデータマルチプ
レクサ、１５を設け、データの苫込み、読出しなライン
メモリ、ｖＩ御回路５２が制御する。

たとえば１水平期間Ｈ、で、メモリ４３が書込み（ライ
ｌ−サイクル）で、メモリ４４が涜出しくリードサイク
ル）状１であるとすれば、第２データライン１２に接続
されている第２ライトバンフ７．１２がＯＮＬ、Ａ７′
Ｄ変換されたカラービデオ信号Ｂ、Ｒ，Ｇ、のデジタル
データをデータラインｅ２に導出してメモリ４３によっ
て書込まれるが、データマルチプレクサ−１５の第２入
力端子ａ２は、データライン１１に対してハイインピ−
ダンスとなり、上記デジタルデータの入力が学止される
。

他方、第１データライン１１に接続されている第１ライ
トバツフア・１１はハイインピーダンス、データマルチ
プレクサ・１５の第１入力端子ａ１はＯＮ状態となって
、データライン１１には上記デジタルデータは導出され
ず、代わりにメモリ４４から読出されたデータが第１デ
ータラ・イン１１に導出され、データマルチプレクサ４
５を介して次段のデータランチ回路４６ｂ、４６ｒ、４
６ｇに入力される。

次の１水平期間Ｈ２ではメモリ４３，４・１のリード／
ライトサイクルが反転してメモリ・１３が読出し、メモ
リ４４が１込みとなるが、こグ）ときは第１ライトバン
フア４１とデータマルチプレクサの第２入力端子εＬ２
がＯＮ、第２ライトバッファ・１２とデータマルチプレ
クサ４５の第１入力端子ＥＬ　ｌがハイインピーダンス
となって、デジタルデータは第１データライン１２を介
して導出され、メモリ・１・１に書込みが行われる一方
、メモリ・１３からはデータが読出されて、第２データ
ラインｒ２からデータマルチプレクサ４５を介して次段
のデータラッチ回路４６１３．４６ｒ、・１６ｇに入力
される。このようにして交互にカラービデオ信号Ｂ、Ｒ
，Ｇのデジタルデータの書込み／読出しが行われる。

ラインメモリ回路３７（第１図のうｆンメモリ回！３３
Ｓについても同じ）に使用しているＡ　７’　Ｄ変換３
″：１３９ｂ、３９ｒ、３９ｇとＤ７′Ａ変喚器４ｂ　
１１　、−１６　ｒ　、　４６　ｇは、ラインメモリ制
御回路５２に与えられる２０ツク信号ｃｋに同期してデ
ータ変換を行っており、ＡＩＤ変換器３９ｂ、３９ｒ、
３９ｇは、カラービデオ信号Ｂ、Ｒ，Ｇをデジタルデー
タに変換して出力し、Ｄ、’Ａ変換器・１６［島４６　
ｒ　、　４６　ｇは、前記ラッチ回路４６ｂ、　４　ｊ
）　ｒ　、　４６　ｇがら出力されるカラービデオ信号
Ｂ、Ｒ，Ｇ、のデジタルデータをアアログ信号に変換し
てラインｌ　ｌｂ、ｔ　ｌｒ、１１ｇに導出する。

よって各色信号Ｂ、Ｒ，Ｇは、同時に並行してＡ　／Ｄ
変換されるので、書込み順序に従って次段の３ステー）
バッフｙ４０ｂ、４０ｒ、４０ｇを一つずつ導通（イ↑
・−プル〉状聾として、１色ずつデジタルデータを出力
させ、メモリ、１３あるいはメモリ、１４に書込む、ま
た読出された陵、データマルチプレクサ４４５を通過し
なデジタルデータは、データランチ回路・−１６ｂ　、
　４６＋・、４６ｇｆご並列に入力され、読出し順序に
従う１回ずつのラッチパルスにより３色に振り分けられ
る。

１色に−）いてみれば、３クロツクに１回の割なでデー
タがランチされるので、３クロツク間は同一グ）データ
をＤ　、’　Ａ変換することになり、３倍のオーバーサ
ンプリングとなる。この３倍オーバーサンプリングによ
り、ザンプリングクロ・／り周；文数帯域をビデオ信号
周波数帯域外とすることができ、Ａ　／′Ｄ変喚器３９
のそれぞれ前段およびり。

Δ変換器、１７のそれぞれ次段に接続される図示しない
ビデオ信号増幅器に設けられるサンプリングクロック干
渉除去用フィルタの設計が容易となる。

第１図をあわせて９照して、両面３２の上側の液晶駆動
回路３１ａの左行に配置された第１ソースドライバ３３
と第３ソースドライバ３５にカラ−ビデオ信号Ｂ、Ｒ，
Ｇ、を供給する順序は、前述したように、画面上に配設
されたカラーフィルタ（図示せず）によって設定された
色順と同じであるから、画面左側の第１ソースドライバ
３３は０Ｒ−Ｑの順となり、右側の第２ソースドライバ
３５はＲ−Ｇ−Ｂの順となる。

一方、ラインメモリ回路３１がカラービデオ信号Ｒ，Ｇ
、Ｂを取込む順序は、第１ソースドライバ３３の取込み
順序Ｂ　　ＲＧと同一であり、これが書込み順序となる
。ところが取込んだカラービデオ信号を画素列Ｙに出力
する順序は、前半の第１ソースドライバ３３と後半の第
２ソースドライバ３５の左右で交互に行うと、ｂ＋　　
１−３２＋　　ｒｇｖ２３　ｇｓ〜ｂ：１２５　　ｂ、
・・・となり、同一色で１＆士と前半力カラービデオ信
号が連続して取込まれるため、カラービデ第１２号の切
損えに時間的余を谷がない。

そこで読出し順序の前半後半を逆にし、第２ソースドラ
イバ３５−第１ソースドライバ３３の順序で交互に行う
と、ｒ３２１−ｂｌ−ｇ３２３−ｒ３−ｂ３２５−ｇ５
・・・となり、同一色を等間隔で取込むことができ、し
かもカラービデオ信号Ｂ。

Ｒ，Ｇの切換えにも余裕ができるので、第１ラインメモ
リ回路３７は、カラービデオ信号をＢ−ＲＧの順序で第
１メモリｌ１３と第２メモリに取込む一方、第１メモリ
４３、第２メモリートｌからはｎ　Ｈｔ　半一　１３　
前’！’　−Ｏｆ＆半−Ｒ前前半Ｂ後半−Ｇ前゛ト・・
どなるように；売出して、第１ソースドライバ３３と第
２ソースドライバ３５が必要とする順序で各色カラービ
デオ信号Ｂ、Ｒ，Ｇを出力する。

第３Ｉ２Ｉと第一１　［２Ｉは、本実施例のラインメモ
リ回路の動作を示すタイムチャートである。前述のよう
に本実施例では、両面２を上下に分け、−Ｆ（Ｉ′！Ｉ
を第１ラインメモリ回路３７で、下側を第２ラインメモ
リ回路３８で制御するようにしているが、両者はクロッ
ク信号の位相と、ソースドライバの各色の取り込み順序
が異なるだけで、動作はいずれも同一であるから、第１
ラインメモリ回路３７について、第３図ではその読出し
動作のタイミングを示し、第４図ではその書込み動作を
示した。

第３１’Ｊ（１）は、第１ラインメモリ回路３７に与え
られるクロック信号ＣＫのタイミングを示し、第３図（
２）は第１ソースドライバ３３と第３ソースドライバ３
５に与えられるソースドライバクロック信ｆ）タイミン
グと示す。

第３（２Ｉ（３）は、？Ｒ２図に示されるリードアドレ
ス発生回路５１から出力される読出しアトしス信号１）
波形である。前述したように本実施例では、１＋下１ｔ
Ｊ１間のカラービデオ信号Ｒ，Ｇ、Ｂのデータを前半と
後半に分け、後半のデータは２′、すなわち２５６番地
からストアし、前半のデータは０番地からスｌ−アする
ので、リードアドレス発生回路５１はこれら前半・後半
のデータがストアされたアドレスを交互に出力する。

−１，−記データの涜出しは、Ｒｉ炎半−Ｂ前半−Ｇ　
ｆ＆半−Ｒ前半−Ｂ後半−Ｇ前半というように、同一色
を笠間隔で読出すために、クロック信号ＣＫの１パルス
ごとに、カラービデオ信号Ｒ，Ｇ、Ｔｈ各色に対応した
データラッチ信号がラインメモリ胴囲回路５２からデー
タラッチ回路４６ｂ、４６ｒ。

４６　ｇに個別的にり、えられ、面掲（３）に示される
リードアドレス信すによって読出されたデータが、ｉ１
応するデータラッチ回路・１６によ−）でランデされる
。その際、第１［２Ｉに示される画面２の後半の最初の
画素列ｒ１．．がカラービデオ信号Ｒに１１当し、前半
の最初の画素列ｂ１がカラービデオ（Ｚ号Ｂに相当する
ので、データラッチＬ号はＢデータラＩナーＲデータラ
ッチ−Ｇデータラッチｆ）（Ｉｌｌに出力される。第３
図（４）　、　　（６）　、　　（８）は、このように
して出力される各色に対応したデータランチ信号のタイ
ミ〉′グを示す。

第３図（５〉は、上記（４１）のＢデータラッチ１２号
によってカラービデオ信号Ｂのデータが順次的にランチ
されるタイミングを示し、第３図（７）は同様にしてカ
ラービデオ信号ＲのデータがＩＩＥｔ　：５’。

的にラッチされるタイミングを示し、第３図（８）は同
様にしてカラービデオ信号Ｇのデータが順次的にランチ
されるタイミングを示している。これら各色のデータを
ラッチするためのランチ信号は、（１）に示されるクロ
７り信号ＣＫの３夕ロックで−巡し、３回に１回の割き
てデータがランチさ１１る。

ラッチされた各色のデータは、次段のＤ　／’　Ａ変１
６器４７　ｂ　、　＝１７　ｒ　、　４７　ｇに入力さ
れ、アナログデータに変換された潰、第１ソースドライ
バ３３と第３ソースドライバ３５に入力され、（２）で
示されるソースドライバクロックのタイミングで対応す
る画素列を発色駆動させる。

第、！　１７１　（１’）は、第３１１１（１）と同じ
く、第１ラインメモリ回ｎ３７に与えられるクロック信
号Ｃ，Ｋのタイミングを示す。このタインミングに同期
して、３　Ａ　／Ｄ変換器３９　ｂ　、３９　ｒ　、３
９　ｇがカラービデオ信号Ｒ，Ｇ、Ｂをそれぞれデジタ
ルデータに変換する。第、１図（２）、（３）、（４）
は、各色のデジタル変換されたデータが出力されるタイ
ミングを示す１時刻ｔｏは、１水平期間の始まるタイミ
ングである。

第・１図（５）は、ライトアドレス発生回路５０から出
力されるライトアドレス信号のタイミングを示し、同時
にアドレスマルチプレクサ４９は。

第４１１Ｎ＜６＞、（８）、（１０）に示されるように
、クロック信号ＣＫに同期して各色のデータ書込み（ｉ
　、ｆ５を出力する。第４１２１（６）のＢデータ書込
み信号によって、３ステートバッファ４０　ｂは、第４
ＩＮ（７）で示されるように、Ａ／Ｄ変換器３つｂによ
ってデジタル変換されたカラービデオ信号Ｂのデータを
出力する。第４図（８）のＲデータ１込み信号によって
、３ステードパ・ンファ４１０ｒは、第４図〈９）で示
されるように、Ａ　、／　Ｄ変換器３９ｒによってデジ
タル変換されたカラービデオ信号Ｒのデータを出力する
。第４図〈１０）（１１）に示されるカラービデオ信号
Ｇのデータの出力についても同様である。上記データ書
込み１３号は３２０ツタでカラービデオ信Ｗ　Ｒ，Ｇ　
、　Ｂを一巡するので、この期間における各色のデータ
は、第・１図（１２）に示されるように、１水平期間の
開始と同時に、メモリ４３あるいはメモリー１４の先頭
番地からカラービデオ信号Ｅｌ−Ｒ−ＱＢ・・・の順で
順次書込まれてゆく。

発明の効果 以上のように、本発明による液晶駆動回路は、液晶に示
パネルに形成された電極を駆動する複数の駆動７段と、
複数の第１記憶手段を備え、１水”Ｆ　Ｉ！Ｊ１間のビ
デオ信号を各色ごとにアナログ／デジタル変換器によ−
）でデジタルデータに変換し、ス（ソチング丁段により
、その１込み順序が指定されたｒ＆、少なくとも一対の
第２記憶手段の一ブｊに、上記Ｒ込み順に促−〕て膚込
まれ、ストアされる。

ストアされた内容は１水平期間の前トと１０　ｆに分；
’；’Ｉ　して、デーク；π出しＹ′、段によって読出
され、読ｌされたデータを・ランチ回路によってう〕Ｉ
すした後、各色に対応したデシ′タル／アナログ変換器
によってアナログΩ９に変ｔａ　ｂで駆動手段に供給す
るようにした。

このように本発明は、従来各色ごとに設けられていた第
１記憶手段と、第２記憶ｆ段およびこれらに付属する回
路を一つにまとめ、しかも低速の駆動手段で高速クロッ
ク信号に対応させることができ、回路構成の小形化、簡
単化と、生産コストｆ）低減（ヒを図ることのできる液
晶駆動回路が実現する。

【図面の簡単な説明】

第１Ｉ２１は本発明の一実施例の液晶駆動回路の電気的
構成を示すブロック図、第２図は本実施例に用いられる
ラインメモリ回路の電気的構成を示すブロック図、第３
図はその読出し動作を説明するタイムチャート、第４図
はその書込み動（ヤを説明するタイムチャー１−１第５
０は従来の技術による液晶パネルの構成を示すブロック
図、第６　ＣＩＡ　Ｕｆ−来の技術による液晶駆動回路
の電気的構成を示すブロック図、第７図はその１色あた
りのラインメモリ回路の電気的構成を示すブロック図で
ある。 ３１・・・液晶駆動回路、３２・・・カラー液晶表示画
面、３３〜３６・・・ソースドライバ、３７・・・第１
ラインメモリ回路、３８・・・第２ラインメモリ回路、
３９ｂ、３９ｒ、３９ｇ−アナログ／デジタル（Ａ／Ｄ
　）変換器、４０ｂ、４０ｒ、４０ｇ・＝３ステートバ
ッファ、４３．４４・・・メモリ、４６ｂ。 ４６ｒ、４６ｇ−−−データラッチ回路、４７　ｂ　、
　＋’ｔ７ｒ、４７ｇ・−デジタル、／アナログ（Ｄ　
、、’　Ａ　）変換器、５０・・・ライトアドレス発生
回路、５１・・・リードアトしス発生回路、５２・・・
ラインメモリ制御回路 代理人　　弁理士　　西教圭一部

Claims (1)

1. 【特許請求の範囲】 透明基板上に画素を形成する電極をマトリクス状に予め
   定められた色順で配列して、表示画面が形成されたカラ
   ー液晶表示パネルを発色駆動する液晶駆動回路であって
   、 上記電極を駆動する複数の駆動手段と、 表示すべきカラービデオ信号Ｒ、Ｇ、Ｂを個別的に取込
   み、前記駆動手段が必要とする順序でカラービデオ信号
   Ｒ、Ｇ、Ｂを出力する複数の第１記憶手段とを含み、 第１記憶手段は、１水平期間のビデオ信号を各色ごとに
   アナログ／デジタル変換する複数のアナログ／デジタル
   変換器と、 変換されたデータを書き込み順序に従って出力するスイ
   ッチング手段と、 上記デジタル変換されたデータを記憶し、出力する少な
   くとも一対の第２記憶手段と、 上記１水平期間内のデータをその中央で前半と後半に２
   分割し、分割された前半のデータと後半のデータを前記
   第２記憶手段から交互に読出すデータ読出し手段と、 上記データ読出し手段によつて読出されたデータをラッ
   チする複数のラッチ回路と、 ラッチ回路から出力されたデータをデジタル／アナログ
   変換するデジタル／アナログ変換器とを含むことを特徴
   とする液晶駆動回路。