JPH02118522A - 液晶表示のマトリックスアドレス装置 - Google Patents
液晶表示のマトリックスアドレス装置Info
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- JPH02118522A JPH02118522A JP1107917A JP10791789A JPH02118522A JP H02118522 A JPH02118522 A JP H02118522A JP 1107917 A JP1107917 A JP 1107917A JP 10791789 A JP10791789 A JP 10791789A JP H02118522 A JPH02118522 A JP H02118522A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、液晶表示の諸要素
をアドレスするのに符に適する薄膜トランジスタ配置の
提供に関する。
をアドレスするのに符に適する薄膜トランジスタ配置の
提供に関する。
一般に、液晶表示に対するマトリックスアドレス技術は
、多重化マトリックスまたは能動マトリックスのいずれ
を用いるかによって分類される。
、多重化マトリックスまたは能動マトリックスのいずれ
を用いるかによって分類される。
能動マトリックスにおいては、スイッチング装置が表示
のそれぞれの絵素のと仁ろに配設される。
のそれぞれの絵素のと仁ろに配設される。
このスイッチング装置は、金属−絶縁体−金属装置（Ｍ
ＩＭ）、背面結合ダイオード（ｂａｃｋ−ｔｏ−ｂａｃ
ｋｄｉｏｄｅ） 、またはダイオードリング（ｄｉｏｄ
ｅ ｒｉｎｇ）のような２端子装置、あるいは、薄膜ト
ランジスタ（ＴＰＴ）のよりな６端子装置であルうる。
ＩＭ）、背面結合ダイオード（ｂａｃｋ−ｔｏ−ｂａｃ
ｋｄｉｏｄｅ） 、またはダイオードリング（ｄｉｏｄ
ｅ ｒｉｎｇ）のような２端子装置、あるいは、薄膜ト
ランジスタ（ＴＰＴ）のよりな６端子装置であルうる。
２端子装置を用いた表示パネルにおける回路設計は、６
端子装置を用いたものにおけるよシも簡単である。
端子装置を用いたものにおけるよシも簡単である。
しかし、２端子装置における、高画像品質を得るための
グレースケールの制御可能性は、６端子装置ておいて実
現されるものより劣る。従って、平形パネル液晶テレビ
ジョン表示において高品質の再生を実現するためには、
薄膜トランジスタ装置を使用することが望ましい。
グレースケールの制御可能性は、６端子装置ておいて実
現されるものより劣る。従って、平形パネル液晶テレビ
ジョン表示において高品質の再生を実現するためには、
薄膜トランジスタ装置を使用することが望ましい。
表示の大きさ、従って絵素数が増大するのに伴い、ＴＦ
Ｔアレイの歩どま夛は、ＴＦＴＯ裏造過程中に生じるさ
まざまな欠陥のために急激に減少する。
Ｔアレイの歩どま夛は、ＴＦＴＯ裏造過程中に生じるさ
まざまな欠陥のために急激に減少する。
大形の平形パネル表示においては、ゲートおよびソース
のバス線路の数が増大するとともに、双方のバス線路の
全線路長も実質的に増大する。バス線路の不連続などの
欠陥の発生もまた増大する。
のバス線路の数が増大するとともに、双方のバス線路の
全線路長も実質的に増大する。バス線路の不連続などの
欠陥の発生もまた増大する。
従って、そのような構造における液晶表示（ＬＣＤ）の
歩どまシを改善するパネル回路設計の提供が所望される
。
歩どまシを改善するパネル回路設計の提供が所望される
。
第１図には、公知の’Ｉ’ＦＴ ＬＣＤアドレス装置の
構造が示されており、それぞれの絵素１ｂに対し１つの
ＴＦＴ ｌ ａが存在する。この図示されている回路に
おいて、もし、例えばゲート線路１Ｃが断路されると、
その断路点を始点とする絵素は信号を受けることができ
なくなシ、それらの絵素は金時間にわたってオフ状態を
続けることになる。このため、人の目によ＃）答易に識
別できる線状の欠陥が発生する。
構造が示されており、それぞれの絵素１ｂに対し１つの
ＴＦＴ ｌ ａが存在する。この図示されている回路に
おいて、もし、例えばゲート線路１Ｃが断路されると、
その断路点を始点とする絵素は信号を受けることができ
なくなシ、それらの絵素は金時間にわたってオフ状態を
続けることになる。このため、人の目によ＃）答易に識
別できる線状の欠陥が発生する。
この問題の解決のために、さまざまなりダンダント構造
が提案された。例えば、Ｍａ ｔｌｉｌ ｕｓｈｉ ｔ
ａＥｌｓｃｔｒｉｃ、 Ｊａｐａｎ ＤｉＳｐｌａＹ
８６１１） ２０４−２０７には、第２図に示されてい
る構造が提案されており、この構造においては、それぞ
れの絵素が、隣接する走査用ゲート線路２ｂによって制
御される１対のＴＰＴ ’ｌ ａに対応している。この
構造においては、ゲートまたはソース庫路２ｃの追加の
必要はない。ゲート線路２ｄが断路された時は、ゲート
線路２ｄと隣接するゲート線路２ｅとの間の間の絵素は
、ゲート線路２ｅに欠陥がない限シ、ゲート線路２ｅに
よって制御される信号を受けることができる。従って、
ゲート線路の断路によって生じるはずの欠陥は、このよ
うな２トランジスタ構造を用いれば解消しうる。しかし
、ＴＰＴの占有面積が増大するので、この表示構造にお
ける絵素の散開比（ｏｐｅｎ ｒａｔｉｏ ）は減少す
る。絵素の散開比とは、全表示面積に対する照明可能な
絵素面積の比として定義される。絵素の散開比が減少す
ると、輝度、色、などの表示品質が劣化する。
が提案された。例えば、Ｍａ ｔｌｉｌ ｕｓｈｉ ｔ
ａＥｌｓｃｔｒｉｃ、 Ｊａｐａｎ ＤｉＳｐｌａＹ
８６１１） ２０４−２０７には、第２図に示されてい
る構造が提案されており、この構造においては、それぞ
れの絵素が、隣接する走査用ゲート線路２ｂによって制
御される１対のＴＰＴ ’ｌ ａに対応している。この
構造においては、ゲートまたはソース庫路２ｃの追加の
必要はない。ゲート線路２ｄが断路された時は、ゲート
線路２ｄと隣接するゲート線路２ｅとの間の間の絵素は
、ゲート線路２ｅに欠陥がない限シ、ゲート線路２ｅに
よって制御される信号を受けることができる。従って、
ゲート線路の断路によって生じるはずの欠陥は、このよ
うな２トランジスタ構造を用いれば解消しうる。しかし
、ＴＰＴの占有面積が増大するので、この表示構造にお
ける絵素の散開比（ｏｐｅｎ ｒａｔｉｏ ）は減少す
る。絵素の散開比とは、全表示面積に対する照明可能な
絵素面積の比として定義される。絵素の散開比が減少す
ると、輝度、色、などの表示品質が劣化する。
ＴＰＴ接続の漏れ電流を減少させるためには、第６図に
示されているデユアルゲート構造が用いられる。２つの
ＴＦＴ ３ ａは、スイッチ装置として直列に接続され
ている。もし、このデユアルゲート構造を、第２図に示
されている配置と組合わせれば、第４図の配置が得られ
、この配置におけるこのＬＣＤパネルの絵素散開比は顕
著に減少する。
示されているデユアルゲート構造が用いられる。２つの
ＴＦＴ ３ ａは、スイッチ装置として直列に接続され
ている。もし、このデユアルゲート構造を、第２図に示
されている配置と組合わせれば、第４図の配置が得られ
、この配置におけるこのＬＣＤパネルの絵素散開比は顕
著に減少する。
欧州特許出願ＥＰ１８２６４５にも、本出願の第２図に
示されている液晶表示用回路構造およびそれぞれの絵素
に対し２または６トランジスタを使用した他の構造が開
示されている。この参照文献にはさらに、４トランジス
タのソース／ドレイン電極間に共通接続点が存在し、残
余のソース／ドレイン電極の２つが同じ信号線路に接続
され、残余のソース／ドレイン要素が別個の絵素に接続
されるように、諸トランジスタが接続された、別の構造
も開示されている。
示されている液晶表示用回路構造およびそれぞれの絵素
に対し２または６トランジスタを使用した他の構造が開
示されている。この参照文献にはさらに、４トランジス
タのソース／ドレイン電極間に共通接続点が存在し、残
余のソース／ドレイン電極の２つが同じ信号線路に接続
され、残余のソース／ドレイン要素が別個の絵素に接続
されるように、諸トランジスタが接続された、別の構造
も開示されている。
さらに他の公知技術として、ＥＰ特許１０２２９６には
、薄膜トランジスタを含むマトリックスの相互接続が開
示され、ＥＰ特許１９６９１５には、個々ａトランジス
タの構造に限定して、薄膜トランジスタアレイが記載さ
れ、ＥＰ特許８５４０２４８９にはアレイが開示されて
いる。もちろん、これらの参照文献には、本発明の構造
および原理は示唆されていない。
、薄膜トランジスタを含むマトリックスの相互接続が開
示され、ＥＰ特許１９６９１５には、個々ａトランジス
タの構造に限定して、薄膜トランジスタアレイが記載さ
れ、ＥＰ特許８５４０２４８９にはアレイが開示されて
いる。もちろん、これらの参照文献には、本発明の構造
および原理は示唆されていない。
従って、本発明は、ＬＣＤパネルの絵素散開比を減少せ
しめることなくデユアルゲート構造の利点を保持しうる
リダンダント装置の提供を目的とする。
しめることなくデユアルゲート構造の利点を保持しうる
リダンダント装置の提供を目的とする。
簡単にいえば、本発明の装置は４つのＴＰＴを含み、こ
れらのＴＰＴは、２つの別個のソースと、２つの別個の
ドレインと、ソースまたはドレインのいずれかとして作
用する、４つのそれぞれのＴＰＴにより共有された１つ
の共通ソースードレインと、を画定するように接続され
ている。ｒ−１構造としては、バイパス線路を有するた
だ１つのゲート線路のみが使用される。Ｓｉアイランド
の共有および４つのＴＰＴのゲート電極の集中化により
、絵素散開比は極めて実質的に増大する。これらの装置
は２つの隣接する絵素に接続され、これらの絵素間には
、２つの別個のドレイン電極を経てゲート線路が延長す
る。それぞれの絵素電極は、２つのドレイン電極を経て
、２つの隣接する装置に接続されている。それぞれの絵
素電極は、２つの隣接する装置によって制御されるデー
タ信号を受けることができ、それによって’ｒＦＴ Ｌ
ＣＤの歩どまシを改善するりダンダント構造が形成され
る。共通のソースードレインはゲートバス線路に沿って
位置し、絵素領域の極めて小さい空所を占有する。
れらのＴＰＴは、２つの別個のソースと、２つの別個の
ドレインと、ソースまたはドレインのいずれかとして作
用する、４つのそれぞれのＴＰＴにより共有された１つ
の共通ソースードレインと、を画定するように接続され
ている。ｒ−１構造としては、バイパス線路を有するた
だ１つのゲート線路のみが使用される。Ｓｉアイランド
の共有および４つのＴＰＴのゲート電極の集中化により
、絵素散開比は極めて実質的に増大する。これらの装置
は２つの隣接する絵素に接続され、これらの絵素間には
、２つの別個のドレイン電極を経てゲート線路が延長す
る。それぞれの絵素電極は、２つのドレイン電極を経て
、２つの隣接する装置に接続されている。それぞれの絵
素電極は、２つの隣接する装置によって制御されるデー
タ信号を受けることができ、それによって’ｒＦＴ Ｌ
ＣＤの歩どまシを改善するりダンダント構造が形成され
る。共通のソースードレインはゲートバス線路に沿って
位置し、絵素領域の極めて小さい空所を占有する。
その結果、本発明の装置は大きい散開比を有することに
なる。
なる。
本発明０ＴＦＴ ＬＣＤ装置は、大きい絵素散開比を有
し、しかもデユアルゲート構造の利点を保持する。それ
はまた、リダンダント構造を用いることにより、線状欠
陥問題をも解決する。
し、しかもデユアルゲート構造の利点を保持する。それ
はまた、リダンダント構造を用いることにより、線状欠
陥問題をも解決する。
以下、添付図面を参照しつつ本発明を詳述する。
第５ａ図には、本発明の１実施例の概略図、第６図には
この構造の部分平面図が示されている。
この構造の部分平面図が示されている。
この構造の基本原理は、それぞれの絵素が１フレ一ム周
期内に２つのスイッチ装置金経て順次２つの相異なる信
号を受けるように接続されている所にある。これらの信
号のうち、最後に供給された信号のみがＬＣＤの絵素を
有効に駆動する。第５ｂ図ハ、ゲート、ソース、および
液晶絵素に加わる信号のタイミング図である。
期内に２つのスイッチ装置金経て順次２つの相異なる信
号を受けるように接続されている所にある。これらの信
号のうち、最後に供給された信号のみがＬＣＤの絵素を
有効に駆動する。第５ｂ図ハ、ゲート、ソース、および
液晶絵素に加わる信号のタイミング図である。
第５ａ図に示されているように、この回路には、複数の
平行なゲート線路２０およびこれらのゲート線路２０に
対して垂直に延長する複数の平行なソースデータ線路２
１のマトリックスを含み、これらのゲート線路およびデ
ータ線路は複数の空所を画定する。表示電極２２はそれ
ぞれの空所内に配設されるので、ゲート線路は電極の隣
接行の間を延長し、データ線路は電極の隣接列の間を延
長することになる。
平行なゲート線路２０およびこれらのゲート線路２０に
対して垂直に延長する複数の平行なソースデータ線路２
１のマトリックスを含み、これらのゲート線路およびデ
ータ線路は複数の空所を画定する。表示電極２２はそれ
ぞれの空所内に配設されるので、ゲート線路は電極の隣
接行の間を延長し、データ線路は電極の隣接列の間を延
長することになる。
本発明のアドレス回路は、トランジスタ３０．３）．３
２．３３のよりな４トランジスタ群を含む。それぞれの
群において、２つのトランジスタ３０および３）のソー
スードレイン路は、データ線路と共通接続点３４との間
に接続され、他の２つのトランジスタ３２および３３０
ソース−ドレイン路は、共通接続点３４と、共通の列内
において１ ｒ −ト線路の反対側にある別個の電極２
２との間に接続されている。諸トランジスタのゲートは
、全てこれらの２電極２２間の同じゲート線路に接続さ
れている。この回路は従って、ブリッジ回路に類似して
いる。しかし、それぞれの場合に、それぞれの電極は２
つのトランジスタ群のそれぞれに属するトランジスタに
接続されている。
２．３３のよりな４トランジスタ群を含む。それぞれの
群において、２つのトランジスタ３０および３）のソー
スードレイン路は、データ線路と共通接続点３４との間
に接続され、他の２つのトランジスタ３２および３３０
ソース−ドレイン路は、共通接続点３４と、共通の列内
において１ ｒ −ト線路の反対側にある別個の電極２
２との間に接続されている。諸トランジスタのゲートは
、全てこれらの２電極２２間の同じゲート線路に接続さ
れている。この回路は従って、ブリッジ回路に類似して
いる。しかし、それぞれの場合に、それぞれの電極は２
つのトランジスタ群のそれぞれに属するトランジスタに
接続されている。
第５ｂ図には、図の上部に３つのゲート線路に印加され
る走査パルスが示されてお夛、それぞれのｒ−ト線路が
１フレーム中に１回パルスを受けることが示されている
。第５ｂ図に示されているソースデータ信号は、１つの
ソースデータ線路ｎに印加される典型的信号電圧を表わ
している。下部の図には、Ｃ（ｍｓｎ）絵素電極５ｃに
保持される電圧が示されている。
る走査パルスが示されてお夛、それぞれのｒ−ト線路が
１フレーム中に１回パルスを受けることが示されている
。第５ｂ図に示されているソースデータ信号は、１つの
ソースデータ線路ｎに印加される典型的信号電圧を表わ
している。下部の図には、Ｃ（ｍｓｎ）絵素電極５ｃに
保持される電圧が示されている。
第５ａ図の装置の動作について、次に説明する。
−時一線路駆動方式が用いられていて、（ｍ−１）番目
のゲート線路５ａが選択された時には、ｃ（ｍ−１，ｎ
） 絵素５ｂおよびＣ（ｍ、ｎ）絵素５ｃのそれぞれの
ＴＰＴが駆動されるので、データ信号ｖ１が同時にこれ
ら２つの隣接する絵素５ｂ２よび５Ｃに印加される。ｍ
番目のゲート線路５ｄが選択された時には、データ信号
Ｖ２（第５ｂ図）がＣ（ｍ、ｎ）絵素５ｂと、これに隣
接するＣ（ｍ＋１、ｎ）ｌ＆素５ｅとに印加される。Ｃ
（ｍ、ｎ）絵素５Ｃは２つの信号を受けるが、最後の信
号ｖ２のみが、Ｃ（ｍ、ｎ）絵素５ｃのそれぞれのＴＰ
Ｔが再び次のフレーム周期中に選択されるまで、この絵
素によって保持されうる。信号ｖ１の印加時間は、フレ
ーム周期にほぼ等しい信号■２の印加時間に比し極めて
短いので、絵素の駆動は通常の１デユアルゲート毎絵素
装置の駆動と同等になシ、完全なデータ画像が表示され
る。もし、ｍ番目のゲート線路５ｄが断路されれば、Ｃ
（ｍ、ｎ）絵素５ｃは、データ信号ｖ２の代わシにデー
タ信号ｖ１を保持する。この差は、テレビジョン画像が
表示されている時は、人の目によっては容易に識別しえ
ない。そのわけは、隣接するデータ信号は相互に密接に
相関しているからである。
のゲート線路５ａが選択された時には、ｃ（ｍ−１，ｎ
） 絵素５ｂおよびＣ（ｍ、ｎ）絵素５ｃのそれぞれの
ＴＰＴが駆動されるので、データ信号ｖ１が同時にこれ
ら２つの隣接する絵素５ｂ２よび５Ｃに印加される。ｍ
番目のゲート線路５ｄが選択された時には、データ信号
Ｖ２（第５ｂ図）がＣ（ｍ、ｎ）絵素５ｂと、これに隣
接するＣ（ｍ＋１、ｎ）ｌ＆素５ｅとに印加される。Ｃ
（ｍ、ｎ）絵素５Ｃは２つの信号を受けるが、最後の信
号ｖ２のみが、Ｃ（ｍ、ｎ）絵素５ｃのそれぞれのＴＰ
Ｔが再び次のフレーム周期中に選択されるまで、この絵
素によって保持されうる。信号ｖ１の印加時間は、フレ
ーム周期にほぼ等しい信号■２の印加時間に比し極めて
短いので、絵素の駆動は通常の１デユアルゲート毎絵素
装置の駆動と同等になシ、完全なデータ画像が表示され
る。もし、ｍ番目のゲート線路５ｄが断路されれば、Ｃ
（ｍ、ｎ）絵素５ｃは、データ信号ｖ２の代わシにデー
タ信号ｖ１を保持する。この差は、テレビジョン画像が
表示されている時は、人の目によっては容易に識別しえ
ない。そのわけは、隣接するデータ信号は相互に密接に
相関しているからである。
第６図には、典型的な回路構造が示されており、この構
造においては、ゲートバス線路２０がトランジスタ領域
内に中央部の開放されたほぼ正方形状の層として形成さ
れ、中央領域４０が諸トランジスタのソースードレイン
路の共通接続点を画定している。２つのトランジスタは
また、共通のデータ線路２１に接続され、他の２つのト
ランジスタの残余の電極は、別個の電極２２に接続され
ているが、第６図には電極２２は１つしか示されていな
い。図示されている諸径路は、もちろん通常のようにし
て電気的に絶縁されている。
造においては、ゲートバス線路２０がトランジスタ領域
内に中央部の開放されたほぼ正方形状の層として形成さ
れ、中央領域４０が諸トランジスタのソースードレイン
路の共通接続点を画定している。２つのトランジスタは
また、共通のデータ線路２１に接続され、他の２つのト
ランジスタの残余の電極は、別個の電極２２に接続され
ているが、第６図には電極２２は１つしか示されていな
い。図示されている諸径路は、もちろん通常のようにし
て電気的に絶縁されている。
デュアルゲートトランジスタの漏れ電流が減少する理由
は、第７図から明らかである。図示されているように、
漏れ電流が絵素７ａからデータソース線路７ｂへ流れる
時は、点７Ｃに正電位が存在する。従って、Ｖｇ日（Ｖ
ｇ −Ｖｓ ）は、ゲート線路が非選択状態のゼロ電位
にある時間中は負になる。
は、第７図から明らかである。図示されているように、
漏れ電流が絵素７ａからデータソース線路７ｂへ流れる
時は、点７Ｃに正電位が存在する。従って、Ｖｇ日（Ｖ
ｇ −Ｖｓ ）は、ゲート線路が非選択状態のゼロ電位
にある時間中は負になる。
ＮＭＯ８装置のスレッショルド電圧は正であるので、こ
の負電圧■ｇＢは、第２薄膜トランジスタ７ｄを通って
漏れ電流が流れるのを極めて困難にする。
の負電圧■ｇＢは、第２薄膜トランジスタ７ｄを通って
漏れ電流が流れるのを極めて困難にする。
本発明のＬＣＤ能動マトリックス装置には、コプレーナ
形ポリＳｉ薄膜トランジスタ、スタガ形アモルファスＳ
ｉ薄膜トランジスタ、または逆スタガ形アモルファスＳ
工薄膜トランゾスタが用いられうる。これら４種類の薄
膜トランジスタの構造について、次に簡単に説明する。
形ポリＳｉ薄膜トランジスタ、スタガ形アモルファスＳ
ｉ薄膜トランジスタ、または逆スタガ形アモルファスＳ
工薄膜トランゾスタが用いられうる。これら４種類の薄
膜トランジスタの構造について、次に簡単に説明する。
薄膜トランジスタは、半導体およびゲート絶縁体として
使用される材料と、半導体層、ゲート絶縁体、ソース−
ドレイン電極、およびゲート電極の付着順序による薄膜
トランジスタの構造と、によって分類される。コプレー
ナ形構造においては、ソース−ドレイン電極およびゲー
ト電極が半導体薄膜の同じ側に存在する。スタガ形構造
においては、ソース−ドレイン電極とゲート電極とが半
導体薄膜の反対側に存在し、ゲート電極が半導体薄膜の
上部にある。逆スタガ形構造は、ゲート電極が半導体薄
膜の下部にあることを除外すれば、スタガ形構造と同様
である。
使用される材料と、半導体層、ゲート絶縁体、ソース−
ドレイン電極、およびゲート電極の付着順序による薄膜
トランジスタの構造と、によって分類される。コプレー
ナ形構造においては、ソース−ドレイン電極およびゲー
ト電極が半導体薄膜の同じ側に存在する。スタガ形構造
においては、ソース−ドレイン電極とゲート電極とが半
導体薄膜の反対側に存在し、ゲート電極が半導体薄膜の
上部にある。逆スタガ形構造は、ゲート電極が半導体薄
膜の下部にあることを除外すれば、スタガ形構造と同様
である。
爾８図には、コプレーナ形ポＵＳｉ薄膜トランジスタの
構造が示されている。この構造は、水晶またはガラスな
どの透明基板８ｂ上、あるいは化学蒸着（ＣＶＤ、）シ
リコン酸化物薄膜または熱酸化物薄膜を付着せしめたシ
リコンウェーノーＢｂ上に、まず低圧ＣＶＤ （ＬＰＣ
ＶＤ）ポリシリコン半導体薄膜８ａまたは低温（５６０
°Ｃ）低圧ＣｖＤアモルファス８１半導体薄膜８ａを付
着せしめることによって処理される。次に、この半導体
薄膜はパターン化される。ポ１Ｊｓｉ薄膜上の熱酸化物
層８Ｃは、ｒ−）絶縁体として用いられる。リンをｒ−
ピングされたポリＳｉ薄膜８ｄが次に付着せしめられ、
ゲート材料としてパターン化される。ｎ形またはｐ形の
ドーピング材料が自己整列イオン打込みされて、ソース
ードレイン接点として用いられる。
構造が示されている。この構造は、水晶またはガラスな
どの透明基板８ｂ上、あるいは化学蒸着（ＣＶＤ、）シ
リコン酸化物薄膜または熱酸化物薄膜を付着せしめたシ
リコンウェーノーＢｂ上に、まず低圧ＣＶＤ （ＬＰＣ
ＶＤ）ポリシリコン半導体薄膜８ａまたは低温（５６０
°Ｃ）低圧ＣｖＤアモルファス８１半導体薄膜８ａを付
着せしめることによって処理される。次に、この半導体
薄膜はパターン化される。ポ１Ｊｓｉ薄膜上の熱酸化物
層８Ｃは、ｒ−）絶縁体として用いられる。リンをｒ−
ピングされたポリＳｉ薄膜８ｄが次に付着せしめられ、
ゲート材料としてパターン化される。ｎ形またはｐ形の
ドーピング材料が自己整列イオン打込みされて、ソース
ードレイン接点として用いられる。
次に、ソース−ドレイン電極８ｇとして、金属がスパッ
タまたは蒸着され、パターン化される。
タまたは蒸着され、パターン化される。
第９図には、スタガ形ポリＳｉ薄膜トランジスタ構造が
示されている。この構造の製造に際しては、透明基板、
あるいは、ＣｖＤシリコン酸化物または熱成艮酸化物を
付着させた８１ウエーハ９ｂ上に、まずソースードレイ
ン電極としてリンをドーピングされたＬＰＣＶＤポリＳ
ｉ博膜９ａが付着せしめられ、パターン化される。ドー
ピングされないＬＰＣＶＤポリシリコン薄膜またはドー
ピングされない低温（５６０°Ｃ） ＬＰＣＶＤ ７
モルフ ７ スＳｔ 薄膜９Ｃが、チャネル領域として
付着せしめられ、パターン化される。次に、熱酸化物層
９ｄがこの半導体薄膜上に熱的に成長せしめられ、ゲー
ト絶縁体として用いられる。次に、アルミニウムなどの
金属層９ｅが、ゲート電極としてスパッタまたは蒸着さ
れ、パターン化される。
示されている。この構造の製造に際しては、透明基板、
あるいは、ＣｖＤシリコン酸化物または熱成艮酸化物を
付着させた８１ウエーハ９ｂ上に、まずソースードレイ
ン電極としてリンをドーピングされたＬＰＣＶＤポリＳ
ｉ博膜９ａが付着せしめられ、パターン化される。ドー
ピングされないＬＰＣＶＤポリシリコン薄膜またはドー
ピングされない低温（５６０°Ｃ） ＬＰＣＶＤ ７
モルフ ７ スＳｔ 薄膜９Ｃが、チャネル領域として
付着せしめられ、パターン化される。次に、熱酸化物層
９ｄがこの半導体薄膜上に熱的に成長せしめられ、ゲー
ト絶縁体として用いられる。次に、アルミニウムなどの
金属層９ｅが、ゲート電極としてスパッタまたは蒸着さ
れ、パターン化される。
第１０図には、スタガ形アモルファスｓｉｇ膜トランジ
スタ構造が示されている。この構造の製造に際しては、
透明基板またはＣｖ′Ｄシリコン酸化物を付着させた８
１ウエーハ１０ｂ上に、まず金属のソース−ドレイン電
極１０ａがスパッタまたは蒸着によって付着せしめられ
、パターン化される。次に、リンをドーざングされたア
モルファスＳｉ薄膜１０Ｃ３がプラズマ増強化学蒸着技
術（ＰＥＣ’ＶＤ）を用いて付着せしめられる。このｎ
影付着層は、良好な電流注入性を与えるように、ソース
−ドレイン接点としてパターン化される。次に、ドーぎ
ングされないＰＥＣＶＤアモルファスＳｉ薄膜１０ｄが
付着せしめられ、パターン化された後、ゲート絶縁体１
０ｅが付着せしめられるが、これはＣＶＤシリコン酸化
物、ＰＥＣＶＤシリコン窒化物、またはＰＥＣＶＤシリ
コン酸化物とすることができる。
スタ構造が示されている。この構造の製造に際しては、
透明基板またはＣｖ′Ｄシリコン酸化物を付着させた８
１ウエーハ１０ｂ上に、まず金属のソース−ドレイン電
極１０ａがスパッタまたは蒸着によって付着せしめられ
、パターン化される。次に、リンをドーざングされたア
モルファスＳｉ薄膜１０Ｃ３がプラズマ増強化学蒸着技
術（ＰＥＣ’ＶＤ）を用いて付着せしめられる。このｎ
影付着層は、良好な電流注入性を与えるように、ソース
−ドレイン接点としてパターン化される。次に、ドーぎ
ングされないＰＥＣＶＤアモルファスＳｉ薄膜１０ｄが
付着せしめられ、パターン化された後、ゲート絶縁体１
０ｅが付着せしめられるが、これはＣＶＤシリコン酸化
物、ＰＥＣＶＤシリコン窒化物、またはＰＥＣＶＤシリ
コン酸化物とすることができる。
次に、ゲート電極１０ｆとして、アルミニウムなどの金
属層がスパッタまたは蒸着されて、パターン化される。
属層がスパッタまたは蒸着されて、パターン化される。
第１１図には、逆スタガ形アモルファスＳ工薄膜トラン
ジスタが示されている。この構造は、透明基板、または
ＣＶＤシリコン酸化物薄膜を付着させたＳｉウェーハ１
１ｂ上に、金属ゲート電極１１ａをまずスパッタまたは
蒸着し、パターン化することによって処理される。次に
、 ＰＥＣＶＤシリコン窒化物またはＰＥＣ■シリコン
酸化物などのゲート誘電体材１１ｃが付着せしめられた
後、ドーピングされないＰＥＣＶＤ７モル７１７８１層
１１ｄが付着せしめられる。次に、このアモルファスＳ
ｉノーは、チャネル層としてパターン化される。次に、
リンをドーピングされたＰＥＣＶＤアモルファス５１ｍ
１１ｅが付着せしめられ、さらに金属層１１ｆがスパッ
タまたは蒸着される。次に、この金属層はエツチングさ
れてソース−ドレイン電極１１ｆを形成し、ｎ形アモル
ファスＳｉ層は、順次パターン化されて、ドーピングさ
れないアモルファス８１層１１ｄに対するソースードレ
イン接点１１ｅを形成する。
ジスタが示されている。この構造は、透明基板、または
ＣＶＤシリコン酸化物薄膜を付着させたＳｉウェーハ１
１ｂ上に、金属ゲート電極１１ａをまずスパッタまたは
蒸着し、パターン化することによって処理される。次に
、 ＰＥＣＶＤシリコン窒化物またはＰＥＣ■シリコン
酸化物などのゲート誘電体材１１ｃが付着せしめられた
後、ドーピングされないＰＥＣＶＤ７モル７１７８１層
１１ｄが付着せしめられる。次に、このアモルファスＳ
ｉノーは、チャネル層としてパターン化される。次に、
リンをドーピングされたＰＥＣＶＤアモルファス５１ｍ
１１ｅが付着せしめられ、さらに金属層１１ｆがスパッ
タまたは蒸着される。次に、この金属層はエツチングさ
れてソース−ドレイン電極１１ｆを形成し、ｎ形アモル
ファスＳｉ層は、順次パターン化されて、ドーピングさ
れないアモルファス８１層１１ｄに対するソースードレ
イン接点１１ｅを形成する。
本発明の回路においては、前述のＥＰ特許１Ｂ２６４６
に開示されている、共通接続点が他の２絵素間にある絵
素に接続された装置とは異なシ、２つの残余のソースー
ドレイン要素が隣接する絵素に接続されていて、共通接
続点はいずれの絵素にも接続されていない。従って、本
発明の４トランジスタブリッジ回路に反し、上記参照文
献の回路はそれぞれの絵素に対して５つのトランジスタ
を用いている。
に開示されている、共通接続点が他の２絵素間にある絵
素に接続された装置とは異なシ、２つの残余のソースー
ドレイン要素が隣接する絵素に接続されていて、共通接
続点はいずれの絵素にも接続されていない。従って、本
発明の４トランジスタブリッジ回路に反し、上記参照文
献の回路はそれぞれの絵素に対して５つのトランジスタ
を用いている。
以上においては、本発明を限られた数の実施例に関して
説明してきたが、これらの実施例に対して変形および改
変を施しうろことは明らかである。
説明してきたが、これらの実施例に対して変形および改
変を施しうろことは明らかである。
従って、本発明の真の精神および範囲内に層するそのよ
うな変形および改変は、全て特許請求の範囲に含まれる
ようにしである。
うな変形および改変は、全て特許請求の範囲に含まれる
ようにしである。
第１図は、それぞれの絵素に対して１つのＴＰＴが存在
するＴＦＴ ＬＣＤの構造図、第２図は、それぞれの絵
素に対して２つのＴＰＴが存在する’ｒＦＴ ＬＣ’Ｄ
の構造図、第６図は、デュアルデー） ＴＰＴの構造図
、第４図は、それぞれの絵素に対して２つのデユアルゲ
ートＴＰＴが存在するＴＦＴ ＬＣＤの構造図、第５ａ
図は、それぞれの絵素に対して２つのデュアルＴＰＴが
存在するＴＦＴ ＬＣＤを用いた本発明の装置の構造図
、第５ｂ図は、第５ａ図の装置の、ｒ−ト、ソース、お
よび液晶絵素に対する信号のタイミング図、第６図は、
それぞれの絵素に対して２つのデュアルＴＰＴが存在す
る本発明のＴＦＴ ＬＣＤ構造の部分平面図、第７図は
、デユアルゲートトランジスタの漏れｔ流の減少の説明
図、第８図は、コゾレーナ形ポＩＪ Ｓｉ薄膜トランジ
スタの断面図、第９図は、スタガ形ボ１７Ｓｉ薄膜トラ
ンジスタの断面図、第１０図は、スタガ形アモルファス
Ｓｉ薄膜トランジスタの断面図、第１１図は、逆スタガ
形アモルファスＳｉ薄膜トランゾスタの断面図である。 符号の説明
するＴＦＴ ＬＣＤの構造図、第２図は、それぞれの絵
素に対して２つのＴＰＴが存在する’ｒＦＴ ＬＣ’Ｄ
の構造図、第６図は、デュアルデー） ＴＰＴの構造図
、第４図は、それぞれの絵素に対して２つのデユアルゲ
ートＴＰＴが存在するＴＦＴ ＬＣＤの構造図、第５ａ
図は、それぞれの絵素に対して２つのデュアルＴＰＴが
存在するＴＦＴ ＬＣＤを用いた本発明の装置の構造図
、第５ｂ図は、第５ａ図の装置の、ｒ−ト、ソース、お
よび液晶絵素に対する信号のタイミング図、第６図は、
それぞれの絵素に対して２つのデュアルＴＰＴが存在す
る本発明のＴＦＴ ＬＣＤ構造の部分平面図、第７図は
、デユアルゲートトランジスタの漏れｔ流の減少の説明
図、第８図は、コゾレーナ形ポＩＪ Ｓｉ薄膜トランジ
スタの断面図、第９図は、スタガ形ボ１７Ｓｉ薄膜トラ
ンジスタの断面図、第１０図は、スタガ形アモルファス
Ｓｉ薄膜トランジスタの断面図、第１１図は、逆スタガ
形アモルファスＳｉ薄膜トランゾスタの断面図である。 符号の説明
Claims (14)
- （１）液晶材のリダンダントマトリツクスアドレツシン
グを行なうための２つのデユアルゲート薄膜トランジス
タを含む液晶表示のマトリックスアドレス装置において
、 ４つの薄膜トランジスタであつて相互接続されることに
よつて２つの別個のソースと、２つの別個のドレインと
、該４つの薄膜トランジスタにより共有されソースまた
はドレインのいずれかとして作用する１つの共通ソース
−ドレインと、を画定する該４つの薄膜トランジスタと
、該４つの薄膜トランジスタを通ることによつて２つの
デユアルゲート薄膜トランジスタを形成する閉パターン
をなすように接続されたバイパス線路を有する１つのゲ
ート線路と、 を含む液晶表示のマトリックスアドレス装置。 - （２）請求項１において、前記薄膜トランジスタがコプ
レーナ形ポリＳｉ薄膜トランジスタから構成される、液
晶表示のマトリックスアドレス装置。 - （３）請求項１において、前記薄膜トランジスタがスタ
ガ形ポリＳｉ薄膜トランジスタから構成される、液晶表
示のマトリックスアドレス装置。 - （４）請求項１において、前記薄膜トランジスタがスタ
ガ形アモルファスＳｉ薄膜トランジスタから構成される
、液晶表示のマトリックスアドレス装置。 - （５）請求項１において、前記薄膜トランジスタが逆ス
タガ形アモルファスＳｉ薄膜トランジスタから構成され
る、液晶表示のマトリックスアドレス装置。 - （６）請求項１において、前記共通ソースドレインが前
記ゲートバス線路に沿つて配置されている、液晶表示の
マトリックスアドレス装置。 - （７）複数のゲート線路と、複数のデータバス線路と、
複数の絵素電極とを有する能動マトリックスアドレッシ
ング用のマトリックス表示パネルにおいて、 リダンダントスイツチ装置アレイのそれぞれの該スイッ
チ装置が、４つの薄膜トランジスタであつて相互接続さ
れることによつて２つの別個のドレインと、２つの別個
のソースと、該４つの薄膜トランジスタにより共有され
ソースまたはドレインのいずれかとして作用する１つの
共通ソース−ドレインと、を画定する該４つの薄膜トラ
ンジスタと、閉パターンを形成し該４つの薄膜トランジ
スタを通ることによつてそれらのゲートを接続するバイ
パス線路を画定する前記パネルのゲート線路と、を有し
、該ゲート線路の反対側にある該パネルの２つの絵素電
極が前記２つの別個のドレイン電極に接続されており、
前記ゲート線路が前記共通ソース−ドレインを通つて前
記２つの別個のソースに接続することによつて２つのデ
ユアルゲート薄膜トランジスタを形成し、前記別個のソ
ースがデータバス線路に接続され、前記表示のそれぞれ
の絵素電極が２つの隣接スイッチ装置の前別個のドレイ
ンに接続されている、前記リダンダントスイツチ装置ア
レイを含む、マトリツクス表示パネル。 - （８）請求項７において、前記薄膜トランジスタがコプ
レーナ形ポリＳｉ薄膜トランジスタから構成される、マ
トリックス表示パネル。 - （９）請求項７において、前記薄膜トランジスタがスタ
ガ形ポリＳｉ薄膜トランジスタから構成される、マトリ
ックス表示パネル。 - （１０）請求項７において、前記薄膜トランジスタがス
タガ形アモルファスＳｉ薄膜トランジスタから構成され
る、マトリックス表示パネル。 - （１１）請求項７において、前記薄膜トランジスタが逆
スタガ形アモルファスＳｉ薄膜トランジスタから構成さ
れる、マトリックス表示パネル。 - （１２）請求項７において、前記共通ソース−ドレイン
が前記ゲートバス線路に沿つて配置されている、マトリ
ックス表示パネル。 - （１３）ＬＣＤ表示に対するアドレス回路において、該
回路が表示電極。マトリックスであつて隣接する電極行
の間を延長するゲート線路と、隣接する電極列の間を延
長するデータ線路と、を有する該表示電極マトリックス
を含み、前記回路が、第１、第２、第３、および第４薄
膜トランジスタであつてそれぞれがソース、ドレイン、
およびゲート電極を有する該第１、第２、第６、第４薄
膜トランジスタと、該第１および第２トランジスタのソ
ース−ドレイン路を共通データ線路と共通接続点との間
に接続する装置と、該第３および第４トランジスタのソ
ース−ドレイン路を該共通接続点と、共通列内にあつて
隣接している第１および第２の前記表示電極との間に接
続する装置と、前記諸トランジスタの前記ゲートを該第
１および第２表示電極の間を延長する前記ゲート線路に
接続する装置と、を含む、ＬＣＤ表示に対するアドレス
回路。 - （１４）請求項１３において、前記諸トランジスタの前
記ゲートを前記ゲート線路に接続する装置が前記回路に
おける該ゲート線路のバイパス回路から構成され、該バ
イパス回路が開放された中央部を有するパターンを画定
し、かつ前記諸トランジスタのそれぞれを通つて延長し
ている、ＬＣＤ表示に対するアドレス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/207,753 US4917467A (en) | 1988-06-16 | 1988-06-16 | Active matrix addressing arrangement for liquid crystal display |
| US207753 | 1988-06-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118522A true JPH02118522A (ja) | 1990-05-02 |
Family
ID=22771865
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107917A Pending JPH02118522A (ja) | 1988-06-16 | 1989-04-28 | 液晶表示のマトリックスアドレス装置 |
| JP1994010685U Expired - Lifetime JP2576772Y2 (ja) | 1988-06-16 | 1994-08-29 | 液晶表示器のマトリックスアドレス装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1994010685U Expired - Lifetime JP2576772Y2 (ja) | 1988-06-16 | 1994-08-29 | 液晶表示器のマトリックスアドレス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4917467A (ja) |
| JP (2) | JPH02118522A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173600A (ja) * | 1995-01-03 | 2006-06-29 | Xerox Corp | 製品 |
| WO2015039386A1 (zh) * | 2013-09-22 | 2015-03-26 | 合肥京东方光电科技有限公司 | 阵列基板、液晶显示面板及显示装置 |
| WO2018030226A1 (ja) * | 2016-08-09 | 2018-02-15 | シャープ株式会社 | 表示装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2212659A (en) * | 1987-11-20 | 1989-07-26 | Philips Electronic Associated | Multi-level circuit cross-overs |
| GB2223618A (en) * | 1988-10-07 | 1990-04-11 | Philips Electronic Associated | Display devices |
| JP2834756B2 (ja) * | 1989-01-18 | 1998-12-14 | シャープ株式会社 | 表示電極基板 |
| US5062690A (en) * | 1989-06-30 | 1991-11-05 | General Electric Company | Liquid crystal display with redundant FETS and redundant crossovers connected by laser-fusible links |
| JPH0830825B2 (ja) * | 1990-04-20 | 1996-03-27 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JP2999271B2 (ja) * | 1990-12-10 | 2000-01-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP3507117B2 (ja) * | 1993-02-26 | 2004-03-15 | キヤノン株式会社 | Ｔｆｔ基板及び該基板を有する液晶表示装置 |
| US5555001A (en) * | 1994-03-08 | 1996-09-10 | Prime View Hk Limited | Redundant scheme for LCD display with integrated data driving circuit |
| JPH07334122A (ja) * | 1994-06-07 | 1995-12-22 | Texas Instr Japan Ltd | 駆動回路 |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
| JPH10144928A (ja) * | 1996-11-08 | 1998-05-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR100279259B1 (ko) * | 1998-03-27 | 2001-01-15 | 김영환 | 액정표시장치의어레이구조 |
| KR100284809B1 (ko) * | 1999-03-18 | 2001-03-15 | 구본준 | 다결정실리콘 박막트랜지스터 |
| US6630977B1 (en) * | 1999-05-20 | 2003-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor formed around contact hole |
| JP3803020B2 (ja) * | 2000-08-31 | 2006-08-02 | アルプス電気株式会社 | 液晶表示装置 |
| KR100945467B1 (ko) * | 2001-10-09 | 2010-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치 |
| JP4202012B2 (ja) * | 2001-11-09 | 2008-12-24 | 株式会社半導体エネルギー研究所 | 発光装置及び電流記憶回路 |
| JP4046267B2 (ja) * | 2002-03-26 | 2008-02-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4034122B2 (ja) * | 2002-05-31 | 2008-01-16 | 株式会社半導体エネルギー研究所 | 発光装置及び素子基板 |
| KR100482160B1 (ko) * | 2002-09-04 | 2005-04-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 |
| TWI276902B (en) * | 2005-12-16 | 2007-03-21 | Innolux Display Corp | Liquid crystal display device |
| EP2472499A1 (en) | 2010-12-30 | 2012-07-04 | Advanced Digital Broadcast S.A. | Improved display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121034A (ja) * | 1984-11-16 | 1986-06-09 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JPS62126848U (ja) * | 1986-02-04 | 1987-08-12 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957217A (ja) * | 1982-09-27 | 1984-04-02 | Toshiba Corp | 液晶表示装置 |
| JPS59107330A (ja) * | 1982-12-13 | 1984-06-21 | Sanyo Electric Co Ltd | 液晶マトリクスパネルの駆動方法 |
| US4748445A (en) * | 1983-07-13 | 1988-05-31 | Citizen Watch Co., Ltd. | Matrix display panel having a diode ring structure as a resistive element |
| JPS5981621A (ja) * | 1983-09-22 | 1984-05-11 | Seiko Epson Corp | 液晶表示装置 |
| US4666252A (en) * | 1984-06-29 | 1987-05-19 | Energy Conversion Devices, Inc. | High yield liquid crystal display and method of making same |
| US4775861A (en) * | 1984-11-02 | 1988-10-04 | Nec Corporation | Driving circuit of a liquid crystal display panel which equivalently reduces picture defects |
| JPS63186216A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | アクテイブマトリツクス液晶表示器 |
-
1988
- 1988-06-16 US US07/207,753 patent/US4917467A/en not_active Expired - Lifetime
-
1989
- 1989-04-28 JP JP1107917A patent/JPH02118522A/ja active Pending
-
1994
- 1994-08-29 JP JP1994010685U patent/JP2576772Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121034A (ja) * | 1984-11-16 | 1986-06-09 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JPS62126848U (ja) * | 1986-02-04 | 1987-08-12 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173600A (ja) * | 1995-01-03 | 2006-06-29 | Xerox Corp | 製品 |
| JP2010153912A (ja) * | 1995-01-03 | 2010-07-08 | Xerox Corp | アレイ及び製品 |
| JP4648829B2 (ja) * | 1995-01-03 | 2011-03-09 | ゼロックス コーポレイション | 製品 |
| WO2015039386A1 (zh) * | 2013-09-22 | 2015-03-26 | 合肥京东方光电科技有限公司 | 阵列基板、液晶显示面板及显示装置 |
| US9500922B2 (en) | 2013-09-22 | 2016-11-22 | Boe Technology Group Co., Ltd. | Array substrate, liquid crystal display panel and display device |
| WO2018030226A1 (ja) * | 2016-08-09 | 2018-02-15 | シャープ株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2576772Y2 (ja) | 1998-07-16 |
| JPH0723337U (ja) | 1995-04-25 |
| US4917467A (en) | 1990-04-17 |
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