JPH0723337U - 液晶表示器のマトリックスアドレス装置 - Google Patents
液晶表示器のマトリックスアドレス装置Info
- Publication number
- JPH0723337U JPH0723337U JP010685U JP1068594U JPH0723337U JP H0723337 U JPH0723337 U JP H0723337U JP 010685 U JP010685 U JP 010685U JP 1068594 U JP1068594 U JP 1068594U JP H0723337 U JPH0723337 U JP H0723337U
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- gate
- transistors
- transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 12
- 239000011159 matrix material Substances 0.000 title claims description 11
- 239000010409 thin film Substances 0.000 claims abstract description 75
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 液晶表示装置の画素開放比を減少することな
く、デュアルゲート構造の利点を保持しうる液晶表示装
置を提供することである。 【構成】 薄膜トランジスタ液晶表示装置は、２つの別
々のソース、２つの別々のドレインおよびソース又はド
レインとして動作し、４つの薄膜トランジスタにより共
有される１つの共通のソース・ドレインを含む。ゲート
構造は、バイパス線を有する唯一のゲート線を使用す
る。４つの薄膜トランジスタのシリコン・アイランドお
よびゲート電極の集中化を共有することにより、画素開
放比は実質的に大きく増加する。本装置は、２つのドレ
イン電極を経てゲート線により分離された２つの近接す
る画素に接続される。各画素電極は２つのドレイン電極
を経て２つの近接する本装置に接続される。
く、デュアルゲート構造の利点を保持しうる液晶表示装
置を提供することである。 【構成】 薄膜トランジスタ液晶表示装置は、２つの別
々のソース、２つの別々のドレインおよびソース又はド
レインとして動作し、４つの薄膜トランジスタにより共
有される１つの共通のソース・ドレインを含む。ゲート
構造は、バイパス線を有する唯一のゲート線を使用す
る。４つの薄膜トランジスタのシリコン・アイランドお
よびゲート電極の集中化を共有することにより、画素開
放比は実質的に大きく増加する。本装置は、２つのドレ
イン電極を経てゲート線により分離された２つの近接す
る画素に接続される。各画素電極は２つのドレイン電極
を経て２つの近接する本装置に接続される。
Description
【０００１】
本考案は、半導体装置に関し、特に、液晶表示器の諸要素をアドレスするのに 特に適する薄膜トランジスタ装置に関する。
【０００２】
一般に、液晶表示器のマトリックスアドレス技術は、多重化マトリックスまた は能動マトリックスのいずれを用いるかによって分類される。能動マトリックス においては、スイッチング装置が表示のそれぞれの画素のところに配設される。 このスイッチング装置は、金属−絶縁体−金属装置（ＭＩＭ）、背面結合ダイオ ード（ｂａｃｋ−ｔｏ−ｂａｃｋ ｄｉｏｄｅ）、またはダイオードリング（ｄ ｉｏｄｅ ｒｉｎｇ）のような２端子装置、あるいは、薄膜トランジスタ（ＴＦ Ｔ）のような３端子装置である。２端子装置を用いた表示パネルにおける回路設 計は、３端子装置を用いたものにおけるよりも簡単である。しかし、２端子装置 における、高画像品質を得るためのグレースケールの制御可能性は、３端子装置 において実現されるものより劣る。従って、平形パネル液晶テレビジョン表示器 において高品質の再生を実現するためには、薄膜トランジスタ装置を使用するこ とが望ましい。
【０００３】 表示の大きさ、従って画素数が増大するのに伴い、ＴＦＴアレイの歩どまりは 、ＴＦＴの製造過程中に生じるさまざまな欠陥のために急激に減少する。大形の 平形パネル表示器においては、ゲートおよびソースのバス線路の数が増大すると ともに、双方のバス線路の全線路長も実質的に増大する。バス線路の不連続など の欠陥の発生もまた増大する。従って、そのような構造における液晶表示器（Ｌ ＣＤ）の歩どまりを改善するパネル回路設計の提供が所望される。
【０００４】 図１には、公知のＴＦＴ ＬＣＤアドレス装置の構造が示されており、それぞ れの画素１ｂに対し１つのＴＦＴ１ａが存在する。この図示されている回路にお いて、もし、例えばゲート線路１ｃが断路されると、その断路点を始点とする画 素は信号を受けることができなくなり、それらの画素は全時間にわたってオフ状 態を続けることになる。このため、人の目により容易に識別できる線状の欠陥が 発生する。
【０００５】 この問題の解決のために、さまざまなリダンダント構造が提案された。例えば 、Ｍａｔｓｕｓｈｉｔａ Ｅｌｅｃｔｒｉｃ，Ｊａｐａｎ Ｄｉｓｐｌａｙ ８ ６，ｐ２０４−２０７には、図２に示されている構造が提案されており、この構 造においては、それぞれの画素が、隣接する走査用ゲート線路２ｂによって制御 される一対のＴＦＴ２ａに対応している。この構造においては、ゲートまたはソ ース線路２ｃの追加の必要はない。ゲート線路２ｄが断路された時は、ゲート線 路２ｄと隣接するゲート線路２ｅとの間の画素は、ゲート線路２ｅに欠陥がない 限り、ゲート線路２ｅによって制御される信号を受けることができる。従って、 ゲート線路の断路によって生じるはずの欠陥は、このような２トランジスタ構造 を用いれば解消しうる。しかし、ＴＦＴの占有面積が増大するので、この表示構 造における画素の開放比（ｏｐｅｎ ｒａｔｉｏ）は減少する。画素の開放比と は、全表示面積に対する照明可能な画素面積の比として定義される。画素の開放 比が減少すると、輝度、色、などの表示品質が劣化する。
【０００６】 ＴＦＴ接続の漏れ電流を減少させるためには、図３に示されているデュアルゲ ート構造が用いられる。２つのＴＦＴ３ａは、スイッチ装置として直列に接続さ れている。もし、このデュアルゲート構造を、図２に示されている配置と組合わ せれば、図４の配置が得られ、この配置におけるこのＬＣＤパネルの画素開放比 は顕著に減少する。
【０００７】 欧州特許出願ＥＰ１８２６４５にも、本出願の図２に示されている液晶表示器 用回路構造およびそれぞれの画素に対し２つまたは３つのトランジスタを使用し た他の構造が開示されている。この参照文献にはさらに、４つのトランジスタの ソース／ドレイン電極間に共通接続点が存在し、残余のソース／ドレイン電極の ２つが同じ信号線路に接続され、残余のソース／ドレイン要素が別個の画素に接 続されるように、諸トランジスタが接続された別の構造も開示されている。
【０００８】 さらに他の公知技術として、ＥＰ特許１０２２９６には、薄膜トランジスタを 含むマトリックスの相互接続が開示され、ＥＰ特許１９６９１５には、個々のト ランジスタの構造に限定して、薄膜トランジスタアレイが記載され、ＥＰ特許８ ５４０２４８９にはアレイが開示されている。もちろん、これらの参照文献には 、本考案の構造および原理は示唆されていない。
【０００９】
従って、本考案は、ＬＣＤパネルの画素開放比を減少せしめることなくデュア ルゲート構造の利点を保持しうるリダンダント装置の提供を目的とする。
【００１０】 簡単にいえば、本考案の装置は４つのＴＦＴを含み、これらのＴＦＴは、２つ の別個のソースと、２つの別個のドレインと、ソースまたはドレインのいずれか として作用する、４つのそれぞれのＴＦＴにより共有された１つの共通ソース− ドレインとを画定するように接続されている。ゲート構造としては、バイパス線 路を有するただ１つのゲート線路のみが使用される。Ｓｉアイランドの共有およ び４つのＴＦＴのゲート電極の集中化により、画素開放比は極めて実質的に増大 する。これらの装置は２つの隣接する画素に接続され、これらの画素間には、２ つの別個のドレイン電極を経てゲート線路が延長する。それぞれの画素電極は、 ２つのドレイン電極を経て、２つの隣接する装置に接続されている。それぞれの 画素電極は、２つの隣接する装置によって制御されるデータ信号を受けることが でき、それによってＴＦＴ ＬＣＤの歩どまりを改善するリダンダント構造が形 成される。共通のソース−ドレインはゲートバス線路に沿って位置し、画素領域 の極めて小さい空所を占有する。その結果、本考案の装置は大きい開放比を有す ることになる。
【００１１】 本考案のＴＦＴ ＬＣＤ装置は、大きい画素開放比を有し、しかもデュアルゲ ート構造の利点を保持する。それはまた、リダンダント構造を用いることにより 、線状欠陥問題をも解決する。
【００１２】 以下、添付図面を参照しつつ本考案を詳述する。
【００１３】
図５ａには、本考案の一実施例の概略図、図６にはこの構造の部分平面図が示 されている。この構造の基本原理は、それぞれの画素が１フレーム周期内に２つ のスイッチ装置を経て順次２つの相異なる信号を受けるように接続されている所 にある。これらの信号のうち、最後に供給された信号のみがＬＣＤの画素を有効 に駆動する。図５ｂは、ゲート、ソース、および液晶画素に加わる信号のタイミ ング図である。
【００１４】 図５ａに示されているように、この回路には、複数の平行なゲート線路２０お よびこれらのゲート線路２０に対して垂直に延長する複数の平行なソースデータ 線路２１のマトリックスを含み、これらのゲート線路およびデータ線路は複数の 空所を画定する。表示電極２２はそれぞれの空所内に配設されるので、ゲート線 路は電極の隣接行の間を延長し、データ線路は電極の隣接列の間を延長すること になる。
【００１５】 本考案のアドレス回路は、トランジスタ３０、３１、３２、３３のような４つ のトランジスタ群を含む。それぞれの群において、２つのトランジスタ３０およ び３１のソース−ドレイン路は、データ線路と共通接続点３４との間に接続され 、他の２つのトランジスタ３２および３３のソース−ドレイン路は、共通接続点 ３４と、共通の列内において１ゲート線路の反対側にある別個の電極２２との間 に接続されている。諸トランジスタのゲートは、全てこれらの２つの電極２２間 の同じゲート線路に接続されている。この回路は従って、ブリッジ回路に類似し ている。しかし、それぞれの場合に、それぞれの電極は２つのトランジスタ群の それぞれに属するトランジスタに接続されている。
【００１６】 図５ｂには、図の上部に３つのゲート線路に印加される走査パルスが示されて おり、それぞれのゲート線路が１フレーム中に１回のパルスを受けることが示さ れている。図５ｂに示されているソースデータ信号は、１つのソースデータ線路 ｎに印加される典型的信号電圧を表わしている。下部の図には、Ｃ（ｍ，ｎ）画 素電極５ｃに保持される電圧が示されている。
【００１７】 図 ５ａの装置の動作について、次に説明する。一時一線路駆動方式が用いられ ていて、（ｍ−１）番目のゲート線路５ａが選択された時には、Ｃ（ｍ−１，ｎ ）画素５ｂおよびＣ（ｍ，ｎ）画素５ｃのそれぞれのＴＦＴが駆動されるので、 データ信号Ｖ１が同時にこれら２つの隣接する画素５ｂおよび５ｃに印加される 。ｍ番目のゲート線路５ｄが選択された時には、データ信号Ｖ２（図５ｂ）がＣ （ｍ，ｎ）画素５ｂと、これに隣接するＣ（ｍ＋１，ｎ）画素５ｅとに印加され る。Ｃ（ｍ，ｎ）画素５ｃは２つの信号を受けるが、最後の信号Ｖ２のみが、Ｃ （ｍ，ｎ）画素５ｃのそれぞれのＴＦＴが再び次のフレーム周期中に選択される まで、この画素によって保持されうる。信号Ｖ１の印加時間は、フレーム周期に ほぼ等しい信号Ｖ２の印加時間に比し極めて短いので、画素の駆動は通常の１デ ュアルゲート毎画素装置の駆動と同等になり、完全なデータ画像が表示される。 もし、ｍ番目のゲート線路５ｄが断路されれば、Ｃ（ｍ，ｎ）画素５ｃは、デー タ信号Ｖ２の代わりにデータ信号Ｖ１を保持する。この差は、テレビジョン画像 が表示されている時は、人の目によっては容易に識別しえない。そのわけは、隣 接するデータ信号は相互に密接に相関しているからである。
【００１８】 図６には、典型的な回路構造が示されており、この構造においては、デートバ ス線路２０がトランジスタ領域内に中央部の開放されたほぼ正方形状の層として 形成され、中央領域４０が諸トランジスタのソース−ドレイン路の共通接続点を 画定している。２つのトランジスタはまた、共通のデータ線路２１に接続され、 他の２つのトランジスタの残余の電極は、別個の電極２２に接続されているが、 図６には電極２２は１つしか示されていない。図示されている諸径路は、もちろ ん通常のようにして電気的に絶縁されている。
【００１９】 デュアルゲートトランジスタの漏れ電流が減少する理由は、図７から明らかで ある。図示されているように、漏れ電流が画素７ａからデータソース線路７ｂへ 流れる時は、点７ｃに正電位が存在する。従って、Ｖｇｓ（Ｖｇ−Ｖｓ）は、ゲ ート線路が非選択状態のゼロ電位にある時間中は負になる。ＮＭＯＳ装置のスレ ッショルド電圧は正であるので、この負電圧Ｖｇｓは、第２の薄膜トランジスタ ７ｄを通って漏れ電流が流れるのを極めて困難にする。
【００２０】 本考案のＬＣＤ能動マトリックス装置には、コプレーナ形ポリＳｉ薄膜トラン ジスタ、スタガ形アモルファスＳｉ薄膜トランジスタ、または逆スタガ形アモル ファスＳｉ薄膜トランジスタが用いられうる。これら４種類の薄膜トランジスタ の構造について、次に簡単に説明する。
【００２１】 薄膜トランジスタは、半導体およびゲート絶縁体として使用される材料と、半 導体層、ゲート絶縁体、ソース−ドレイン電極、およびゲート電極の付着順序に よる薄膜トランジスタの構造とによって分類される。コプレーナ形構造において は、ソース−ドレイン電極およびゲート電極が半導体薄膜の同じ側に存在する。 スタガ形構造においては、ソース−ドレイン電極とゲート電極とが半導体薄膜の 反対側に存在し、ゲート電極が半導体薄膜の上部にある。逆スタガ形構造は、ゲ ート電極が半導体薄膜の下部にあることを除外すれば、スタガ形構造と同様であ る。
【００２２】 図８には、コプレーナ形ポリＳｉ薄膜トランジスタの構造が示されている。こ の構造は、水晶またはガラスなどの透明基板８ｂ上あるいは化学蒸着（ＣＶＤ） シリコン酸化物薄膜または熱酸化物薄膜を付着せしめたシリコンウエーハ８ｂ上 に、まず低圧ＣＶＤ（ＬＰＣＶＤ）ポリシリコン半導体薄膜８ａまたは低温（５ ６０℃）低圧ＣＶＤアモルファスＳｉ半導体薄膜８ａを付着せしめることによっ て処理される。次に、この半導体薄膜はパターン化される。ポリＳｉ薄膜上の熱 酸化物層８ｃは、ゲート絶縁体として用いられる。リンをドーピングされたポリ Ｓｉ薄膜８ｄが次に付着せしめられ、ゲート材料としてパターン化される。ｎ形 またはｐ形のドーピング材料が自己整列イオン打込みされて、ソース−ドレイン 接点として用いられる。次に、ソース−ドレイン電極８ｇとして、金属がスパッ タまたは蒸着され、パターン化される。
【００２３】 図９には、スタガ形ポリＳｉ薄膜トランジスタ構造が示されている。この構造 の製造に際しては、透明基板あるいはＣＶＤシリコン酸化物または熱成長酸化物 を付着させたＳｉウエーハ９ｂ上に、まずソース−ドレイン電極としてリンをド ーピングされたＬＰＣＶＤポリＳｉ薄膜９ａが付着せしめられ、パターン化され る。ドーピングされないＬＰＣＶＤポリシリコン薄膜またはドーピングされない 低温（５６０℃）ＬＰＣＶＤアモルファスＳｉ薄膜９ｃが、チャネル領域として 付着せしめられ、パターン化される。次に、熱酸化物層９ｄがこの半導体薄膜上 に熱的に成長せしめられ、ゲート絶縁体として用いられる。次に、アルミニウム などの金属層９ｅが、ゲート電極としてスパッタまたは蒸着され、パターンされ る。
【００２４】 図１０には、スタガ形アモルファスＳｉ薄膜トランジスタ構造が示されている 。この構造の製造に際しては、透明基板またはＣＶＤシリコン酸化物を付着させ たＳｉウエーハ１０ｂ上に、まず金属のソース−ドレイン電極１０ａがスパッタ または蒸着によって付着せしめられ、パターン化される。次に、リンをドーピン グされたアモルファスＳｉ薄膜１０ｃがプラズマ増強化学蒸着技術（ＰＥＣＶＤ ）を用いて付着せしめられる。このｎ形付着層は、良好な電流注入性を与えるよ うに、ソース−ドレイン接点としてパターン化される。次に、ドーピングされな いＰＥＣＶＤアモルファスＳｉ薄膜１０ｄが付着せしめられ、パターン化された 後、ゲート絶縁体１０ｅが付着せしめられるが、これはＣＶＤシリコン酸化物、 ＰＥＣＶＤシリコン窒素物、またはＰＥＣＶＤシリコン酸化物とすることができ る。次に、ゲート電極１０ｆとして、アルミニウムなどの金属層がスパッタまた は蒸着されて、パターン化される。
【００２５】 図１１には、逆スタガ形アモルファスＳｉ薄膜トランジスタが示されている。 この構造は、透明基板またはＣＶＤシリコン酸化物薄膜を付着させたＳｉウエー ハ１１ｂ上に、金属ゲート電極１１ａをまずスパッタまたは蒸着し、パターン化 することによって処理される。次に、ＰＥＣＶＤシリコン窒化物またはＰＥＣＶ Ｄシリコン酸化物などのゲート誘電体材１１ｃが付着せしめられた後、ドーピン グされないＰＥＣＶＤアモルファスＳｉ層１１ｄが付着せしめられる。次に、こ のアモルファスＳｉ層は、チャネル層としてパターン化される。次に、リンをド ーピングされたＰＥＣＶＤアモルファスＳｉ層１１ｅが付着せしめられ、さらに 金属層１１ｆがスパッタまたは蒸着される。次に、この金属層はエッチングされ てソース−ドレイン電極１１ｆを形成し、ｎ形アモルファスＳｉ層は、順次パタ ーン化されて、ドーピングされないアモルファスＳｉ層１１ｄに対するソース− ドレイン接点１１ｅを形成する。
【００２６】 本考案の回路においては、前述のＥＰ特許１８２６４６に開示されている、共 通接続点が他の２つの画素間にある画素に接続された装置とは異なり、２つの残 余のソース−ドレイン要素が隣接する画素に接続されていて、共通接続点はいず れの画素にも接続されていない。従って、本考案の４つのトランジスタブリッジ 回路に反し、上記参照文献の回路はそれぞれの画素に対して３つのトランジスタ を用いている。
【００２７】 以上においては、本考案を限られた数の実施例に関して説明してきたが、これ らの実施例に対して変形および改良を施しうることは明らかである。従って、本 考案の真の精神および範囲内に層するそのような変形および改良は、全て実用新 案登録請求の範囲に含まれる。
【図１】それぞれの画素に対して１つのＴＦＴが存在す
るＴＦＴ ＬＣＤの構造図。
るＴＦＴ ＬＣＤの構造図。
【図２】それぞれの画素に対して２つのＴＦＴが存在す
るＴＦＴ ＬＣＤの構造図。
るＴＦＴ ＬＣＤの構造図。
【図３】デュアルゲートＴＦＴの構造図。
【図４】それぞの画素に対して２つのデュアルゲートＴ
ＦＴが存在するＴＦＴ ＬＣＤの構造図。
ＦＴが存在するＴＦＴ ＬＣＤの構造図。
【図５】ａは、それぞれの画素に対して２つのデュアル
ＴＦＴが存在するＴＦＴ ＬＣＤを用いた本考案の装置
の構造図。ｂは、図５ａの装置の、ゲート、ソース、お
よび液晶画素に対する信号のタイミング図。
ＴＦＴが存在するＴＦＴ ＬＣＤを用いた本考案の装置
の構造図。ｂは、図５ａの装置の、ゲート、ソース、お
よび液晶画素に対する信号のタイミング図。
【図６】それぞれの画素に対して２つのデュアルＴＦＴ
が存在する本考案のＴＦＴ ＬＤＣ構造の部分平面図。
が存在する本考案のＴＦＴ ＬＤＣ構造の部分平面図。
【図７】デュアルゲートトランジスタの漏れ電流の減少
の説明図。
の説明図。
【図８】コプレーナ形ポリＳｉ薄膜トランジスタの断面
図。
図。
【図９】スタガ形ポリＳｉ薄膜トランジスタの断面図。
【図１０】スタガ形アモルファスＳｉ薄膜トランジスタ
の断面図。
の断面図。
【図１１】逆スタガ形アモルファスＳｉ薄膜トランジス
タの断面図。
タの断面図。
２０ ゲート線路 ２１ データ線路 ２２ 表示画素電極 ３０，３１，３２，３３ 薄膜トランジスタ ３４ 共通接続点 ４０ 中央領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 49/02 (72)考案者 ティング − シング ウォング 台湾，フシン チュ，クワング ハ イー スト ストリート，レーン 22 ナンバー ３ (72)考案者 チア − ウェイ ハウ 台湾，台北，ホ−ピング ロード ウェス ト，セクション ２，レーン １ セカン ド エフ ナンバー ８
Claims (17)
- 【請求項１】 液晶材料の冗長マトリックスアドレスを
提供する装置は、 第１、第２、第３および第４の薄膜トランジスタであっ
て、前記トランジスタは、それぞれソース、ドレインを
有し、前記トランジスタのそれぞれの前記ソースおよび
ドレインの一方は、共に直接電気接続され、前記接続は
物理的に薄膜材料の共有部分であり、前記トランジスタ
は、それぞれ各トランジスタのソースおよびドレイン間
で作用するように位置するゲートを有する前記第１、第
２、第３および第４の薄膜トランジスタと、 各前記ゲートに接続されたゲート線であって、前記ゲー
ト線は、第１の側と第２の側を有し、前記第１の側は、
前記第２の側の反対にあり、前記ゲート線の第１の部分
は、物理的に電気的並列の枝に分割され、前記枝は、前
記枝の間の開放空間を残す前記ゲート線の前記第１の部
分において分離および結合する前記ゲート線と、 前記ゲート線の第１の側に位置する第１の負荷電極、前
記ゲート線の第２の側に位置する第２の負荷電極および
前記装置と関連するデータバス線であって、前記ソース
およびドレインの他方の側は、前記データバス線に接続
された前記第１および第４のトランジスタの薄膜材料の
前記共有部分に接続されず、前記ソースおよびドレイン
の他方は、前記第１の負荷電極に接続された前記第２の
トランジスタの薄膜材料の前記共有部分に接続されず、
前記ソースおよびドレインの他方は、前記第２の負荷電
極に接続された前記第３のトランジスタの薄膜材料の前
記共有部分に接続されない前記第１の負荷電極、第２の
負荷電極およびデータバス線とを含む前記装置。 - 【請求項２】 請求項１の装置において、前記薄膜トラ
ンジスタは、それぞれコプレーナポリシリコン薄膜トラ
ンジスタを含む前記装置。 - 【請求項３】 請求項１の装置において、前記薄膜トラ
ンジスタは、それぞれスタガポリシリコン薄膜トランジ
スタを含む前記装置。 - 【請求項４】 請求項１の装置において、前記薄膜トラ
ンジスタは、それぞれスタガアモルファスシリコン薄膜
トランジスタを含む前記装置。 - 【請求項５】 請求項１の装置において、前記薄膜トラ
ンジスタは、それぞれ反転スタガアモルファスシリコン
薄膜トランジスタを含む前記装置。 - 【請求項６】 請求項１の装置において、前記薄膜材料
の共有部分は、前記ゲート線と物理的に一致するように
配置される前記装置。 - 【請求項７】 請求項１の装置において、前記第１およ
び第２のトランジスタの前記ゲートは、前記ゲートの枝
の一方に接続され、前記第３および第４のトランジスタ
の前記ゲートは、前記ゲートの枝の他方に接続される前
記装置。 - 【請求項８】 アクティブマトリックスアドレス用のマ
トリックス表示パネルであって、前記パネルは、複数の
ゲート線、複数のデータバス線および複数の画素電極を
有し、前記ゲート線および前記データバス線は、相互に
横断する前記パネルは、 複数のスイッチ装置であって、前記スイッチ装置は、そ
れぞれ第１、第２、第３および第４の薄膜トランジスタ
を含み、前記トランジスタは、それぞれソースおよびド
レインを有し、各前記トランジスタの前記ソースおよび
ドレインの一方は、直接電気的に共に接続され、前記接
続は、物理的に薄膜材料の共有部分であり、前記トラン
ジスタは、それぞれ各前記トランジスタのソースおよび
ドレイン間で作用するように位置するゲートを有する前
記スイッチ装置と、 前記ゲート線の１つは、各前記ゲートに接続され、前記
ゲート線の第１の部分は、物理的に２つの電気的並列の
枝に分割され、前記枝は、前記枝の間に開放空間を残す
前記第１のゲート線部分で分離および結合し、前記薄膜
材料の共有部分は、前記開放空間に位置し、 各前記スイッチ装置に関連する第１の画素電極および第
２の画素電極であって、前記第１の画素電極は、前記ゲ
ート線の一方の側に物理的に存在し、前記第２の画素電
極は、前記ゲート線の他方の側に存在し、前記ソースお
よびドレインの他方は、前記データバス線の１つに接続
された前記第１および第４のトランジスタの前記薄膜材
料の共有部分に接続されず、前記ソースおよびドレイン
の他方は、前記第１の画素電極に接続された第２のトラ
ンジスタの前記薄膜材料の共有部分に接続されず、前記
ソースおよびドレインの他方は、前記第２の画素電極に
接続された第３のトランジスタの前記薄膜材料の共有部
分に接続されない前記第１の画素電極および第２の画素
電極とを含む前記表示パネル。 - 【請求項９】 請求項８のパネルにおいて、前記薄膜ト
ランジスタは、それぞれコプレーナポリシリコン薄膜ト
ランジスタを含む前記パネル。 - 【請求項１０】 請求項８のパネルにおいて、前記薄膜
トランジスタは、それぞれスタガポリシリコン薄膜トラ
ンジスタを含む前記パネル。 - 【請求項１１】 請求項８のパネルにおいて、前記薄膜
トランジスタは、それぞれスタガアモルファスシリコン
薄膜トランジスタを含む前記パネル。 - 【請求項１２】 請求項８のパネルにおいて、前記薄膜
トランジスタは、それぞれ反転スタガアモルファスシリ
コン薄膜トランジスタを含む前記パネル。 - 【請求項１３】 請求項８のパネルにおいて、前記薄膜
材料の共有部分は、前記ゲート線と物理的に一致するよ
うに配置される前記パネル。 - 【請求項１４】 請求項８のマトリックス表示パネルに
おいて、前記データバス線への前記接続は、前記ゲート
線の１つと物理的に反対側にある前記パネル。 - 【請求項１５】 請求項８のパネルにおいて、前記第１
および第２のトランジスタの前記ゲートは、前記ゲート
の枝の一方に接続され、前記第３および第４のトランジ
スタの前記ゲートは、前記ゲートの枝の他方に接続され
る前記パネル。 - 【請求項１６】 ＬＣＤ表示器のアドレス回路であっ
て、前記表示器は、垂直列と水平行に配置された複数の
表示電極を有し、ゲート線のグリッドは、近接する電極
行の間に位置し、データ線は、近接する電極列の間に位
置する前記アドレス回路は、 第１、第２、第３および第４の薄膜トランジスタであっ
て、各前記トランジスタは、ソース、ドレインおよびゲ
ート電極を有する前記第１、第２、第３および第４の薄
膜トランジスタと、 前記第１および第４のトランジスタのソースを同一の近
接するデータ線に電気接続する接続手段であって、前記
第１および第４のトランジスタのドレインは、共通接続
点で電気接続される前記接続手段と、 前記第２および第３のトランジスタのドレインをそれぞ
れ近接する表示電極に電気接続する接続手段であって、
前記近接する表示電極は、同一の列にあり、前記ゲート
線の１つは、前記近接する電極の中間に位置し、前記第
２および第３のトランジスタのソースは、前記共通接続
点で電気接続される前記接続手段と、 前記４つのトランジスタのゲートを前記中間ゲート線に
接続する接続手段とを含む前記アドレス回路。 - 【請求項１７】 請求項１６のアドレス回路であって、
前記中間ゲート線は、物理的にその長さの一部分にわた
って２つの電気的並列の枝に分割され、前記枝は、その
間で開放空間を残す前記ゲート線の前記長さで分割およ
び結合され、前記第１および第２のトランジスタのゲー
ト電極は、前記枝の一方に接続され、前記第３および第
４のトランジスタゲート電極は、前記枝の他方に接続さ
れ、前記枝は、前記ソースおよびドレイン間で前記それ
ぞれ接続されたトランジスタと重複および交差する前記
アドレス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/207,753 US4917467A (en) | 1988-06-16 | 1988-06-16 | Active matrix addressing arrangement for liquid crystal display |
| US207753 | 1988-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723337U true JPH0723337U (ja) | 1995-04-25 |
| JP2576772Y2 JP2576772Y2 (ja) | 1998-07-16 |
Family
ID=22771865
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107917A Pending JPH02118522A (ja) | 1988-06-16 | 1989-04-28 | 液晶表示のマトリックスアドレス装置 |
| JP1994010685U Expired - Lifetime JP2576772Y2 (ja) | 1988-06-16 | 1994-08-29 | 液晶表示器のマトリックスアドレス装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107917A Pending JPH02118522A (ja) | 1988-06-16 | 1989-04-28 | 液晶表示のマトリックスアドレス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4917467A (ja) |
| JP (2) | JPH02118522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002072981A (ja) * | 2000-08-31 | 2002-03-12 | Alps Electric Co Ltd | 液晶表示装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2212659A (en) * | 1987-11-20 | 1989-07-26 | Philips Electronic Associated | Multi-level circuit cross-overs |
| GB2223618A (en) * | 1988-10-07 | 1990-04-11 | Philips Electronic Associated | Display devices |
| JP2834756B2 (ja) * | 1989-01-18 | 1998-12-14 | シャープ株式会社 | 表示電極基板 |
| US5062690A (en) * | 1989-06-30 | 1991-11-05 | General Electric Company | Liquid crystal display with redundant FETS and redundant crossovers connected by laser-fusible links |
| JPH0830825B2 (ja) * | 1990-04-20 | 1996-03-27 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JP2999271B2 (ja) * | 1990-12-10 | 2000-01-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP3507117B2 (ja) * | 1993-02-26 | 2004-03-15 | キヤノン株式会社 | Ｔｆｔ基板及び該基板を有する液晶表示装置 |
| US5555001A (en) * | 1994-03-08 | 1996-09-10 | Prime View Hk Limited | Redundant scheme for LCD display with integrated data driving circuit |
| JPH07334122A (ja) * | 1994-06-07 | 1995-12-22 | Texas Instr Japan Ltd | 駆動回路 |
| US5608557A (en) * | 1995-01-03 | 1997-03-04 | Xerox Corporation | Circuitry with gate line crossing semiconductor line at two or more channels |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
| JPH10144928A (ja) * | 1996-11-08 | 1998-05-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR100279259B1 (ko) * | 1998-03-27 | 2001-01-15 | 김영환 | 액정표시장치의어레이구조 |
| KR100284809B1 (ko) * | 1999-03-18 | 2001-03-15 | 구본준 | 다결정실리콘 박막트랜지스터 |
| US6630977B1 (en) * | 1999-05-20 | 2003-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor formed around contact hole |
| KR100945467B1 (ko) * | 2001-10-09 | 2010-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치 |
| JP4202012B2 (ja) * | 2001-11-09 | 2008-12-24 | 株式会社半導体エネルギー研究所 | 発光装置及び電流記憶回路 |
| JP4046267B2 (ja) * | 2002-03-26 | 2008-02-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4034122B2 (ja) * | 2002-05-31 | 2008-01-16 | 株式会社半導体エネルギー研究所 | 発光装置及び素子基板 |
| KR100482160B1 (ko) * | 2002-09-04 | 2005-04-13 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 |
| TWI276902B (en) * | 2005-12-16 | 2007-03-21 | Innolux Display Corp | Liquid crystal display device |
| EP2472499A1 (en) | 2010-12-30 | 2012-07-04 | Advanced Digital Broadcast S.A. | Improved display |
| CN103472647B (zh) | 2013-09-22 | 2016-04-06 | 合肥京东方光电科技有限公司 | 一种阵列基板、液晶显示面板及显示装置 |
| WO2018030226A1 (ja) * | 2016-08-09 | 2018-02-15 | シャープ株式会社 | 表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121034A (ja) * | 1984-11-16 | 1986-06-09 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JPS62126848U (ja) * | 1986-02-04 | 1987-08-12 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957217A (ja) * | 1982-09-27 | 1984-04-02 | Toshiba Corp | 液晶表示装置 |
| JPS59107330A (ja) * | 1982-12-13 | 1984-06-21 | Sanyo Electric Co Ltd | 液晶マトリクスパネルの駆動方法 |
| US4748445A (en) * | 1983-07-13 | 1988-05-31 | Citizen Watch Co., Ltd. | Matrix display panel having a diode ring structure as a resistive element |
| JPS5981621A (ja) * | 1983-09-22 | 1984-05-11 | Seiko Epson Corp | 液晶表示装置 |
| US4666252A (en) * | 1984-06-29 | 1987-05-19 | Energy Conversion Devices, Inc. | High yield liquid crystal display and method of making same |
| US4775861A (en) * | 1984-11-02 | 1988-10-04 | Nec Corporation | Driving circuit of a liquid crystal display panel which equivalently reduces picture defects |
| JPS63186216A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | アクテイブマトリツクス液晶表示器 |
-
1988
- 1988-06-16 US US07/207,753 patent/US4917467A/en not_active Expired - Lifetime
-
1989
- 1989-04-28 JP JP1107917A patent/JPH02118522A/ja active Pending
-
1994
- 1994-08-29 JP JP1994010685U patent/JP2576772Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121034A (ja) * | 1984-11-16 | 1986-06-09 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
| JPS62126848U (ja) * | 1986-02-04 | 1987-08-12 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002072981A (ja) * | 2000-08-31 | 2002-03-12 | Alps Electric Co Ltd | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2576772Y2 (ja) | 1998-07-16 |
| JPH02118522A (ja) | 1990-05-02 |
| US4917467A (en) | 1990-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2576772Y2 (ja) | 液晶表示器のマトリックスアドレス装置 | |
| EP0362948B1 (en) | Matrix display device | |
| US4582395A (en) | Active matrix assembly for a liquid crystal display device including an insulated-gate-transistor | |
| US5491347A (en) | Thin-film structure with dense array of binary control units for presenting images | |
| US6999136B2 (en) | Liquid crystal display and fabricating method thereof | |
| US6256076B1 (en) | Liquid crystal displays having switching elements and storage capacitors and a manufacturing method thereof | |
| US5047819A (en) | Amorphous-silicon thin film transistor array substrate | |
| US7750884B2 (en) | Method and apparatus of driving liquid crystal display device | |
| JPH04233516A (ja) | アクティブマトリクス液晶表示装置 | |
| JP3173747B2 (ja) | 半導体装置の製造方法 | |
| US4961629A (en) | Liquid crystal display device | |
| CN101344694B (zh) | 液晶显示装置 | |
| JPH02244127A (ja) | 液晶表示装置 | |
| JP2002530719A (ja) | 能動マトリックス液晶ディスプレイデバイス | |
| KR100506006B1 (ko) | 액정표시장치의 전계효과트랜지스터에 대한 오프-스테이트스트레스 인가용 패널구조 | |
| JPH05134273A (ja) | デイスプレイスクリーンのためのマトリツクス制御構造及びその製造方法 | |
| EP0760966B1 (en) | Large aperture ratio array architecture for active matrix liquid crystal displays | |
| JP2794583B2 (ja) | 液晶表示装置 | |
| JP2562131B2 (ja) | マトリツクスパネル表示装置 | |
| JP3969163B2 (ja) | 反射型液晶表示装置 | |
| JPH08240811A (ja) | 薄膜トランジスタパネル | |
| JPH06112490A (ja) | ポリシリコン薄膜トランジスタ集積回路、イメージセンサ、液晶ディスプレー、半導体メモリー装置およびその製造方法 | |
| US6683593B2 (en) | Liquid crystal display | |
| JP2517842B2 (ja) | 表示装置 | |
| JP3501895B2 (ja) | アクティブマトリクス型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |