JPH0210767A - メモリレイアウト生成方式 - Google Patents
メモリレイアウト生成方式Info
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- JPH0210767A JPH0210767A JP63161818A JP16181888A JPH0210767A JP H0210767 A JPH0210767 A JP H0210767A JP 63161818 A JP63161818 A JP 63161818A JP 16181888 A JP16181888 A JP 16181888A JP H0210767 A JPH0210767 A JP H0210767A
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- semiconductor substrate
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- 238000000034 method Methods 0.000 title claims description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、トランジスタ敷きつめ方式マスタスライス
ＬＳＩ上でＲＯＭ／ＲＡＭ等のメモリを構成するための
マスクパターンを生成するメモリレイアラ１〜生成方式
に関するものである。
ＬＳＩ上でＲＯＭ／ＲＡＭ等のメモリを構成するための
マスクパターンを生成するメモリレイアラ１〜生成方式
に関するものである。
［従来の技術］
１〜ランジスタ敷きつめ方式マスクスライスＬＳＩとは
、トランジスタを隙間なく敷きつめた半導体基板上でト
ランジスタ間の配線を変えることにより所望の機能を実
現できるようにしたものである。
、トランジスタを隙間なく敷きつめた半導体基板上でト
ランジスタ間の配線を変えることにより所望の機能を実
現できるようにしたものである。
第５図は従来方式により構成されたトランジスタ敷きつ
め方式マスタスライスＬＳＩチップを示す全体構成図で
ある。図において、１はトランジスタを隙間なく敷きつ
めた半導体基板、２はトランジスタ間を配線して半導体
基板１上に配置されたＲ ＯＭ ／ ＲＡ Ｍ、３は上
記ＲＯＭ／ＲＡＭ２が配置されなかったトランジスタ列
、５は電源である。
め方式マスタスライスＬＳＩチップを示す全体構成図で
ある。図において、１はトランジスタを隙間なく敷きつ
めた半導体基板、２はトランジスタ間を配線して半導体
基板１上に配置されたＲ ＯＭ ／ ＲＡ Ｍ、３は上
記ＲＯＭ／ＲＡＭ２が配置されなかったトランジスタ列
、５は電源である。
このように、トランジスタ敷きつめ方式マスクスライス
ＬＳＩを用いて、所望のサイズの大規模ＲＯＭ／ＲＡＭ
を比較的容易に設計できる。サイズが異なるため集積度
が問題となるが、従来は、大規模ＲＯＭ／ＲＡＭのトラ
ンジスタ間の配線パターンを上記ＲＯＭ／ＲＡＭ２のサ
イズ毎に人手で設計し、高い集積度を得ていた。
ＬＳＩを用いて、所望のサイズの大規模ＲＯＭ／ＲＡＭ
を比較的容易に設計できる。サイズが異なるため集積度
が問題となるが、従来は、大規模ＲＯＭ／ＲＡＭのトラ
ンジスタ間の配線パターンを上記ＲＯＭ／ＲＡＭ２のサ
イズ毎に人手で設計し、高い集積度を得ていた。
［発明が解決しようとする課題］
従来は以上のようにして、所望のサイズの大規模ＲＯＭ
／ＲＡＭを高い集積度で実現していたが、サイズの異な
るＲＯＭ／ＲＡＭ毎に人手で設計しなけらばならないと
いう問題点があった。
／ＲＡＭを高い集積度で実現していたが、サイズの異な
るＲＯＭ／ＲＡＭ毎に人手で設計しなけらばならないと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、トランジスタ敷きつめ方式のマスクスライス
ＬＳＩ上で、任意のサイズのメモリを計算機を用いて自
動的に生成できるとともに、人手設計の場合と同等な集
積度を保つことが可能なメモリレイアウト生成方式を提
供することを目的とする。
たもので、トランジスタ敷きつめ方式のマスクスライス
ＬＳＩ上で、任意のサイズのメモリを計算機を用いて自
動的に生成できるとともに、人手設計の場合と同等な集
積度を保つことが可能なメモリレイアウト生成方式を提
供することを目的とする。
［課題を解決するための手段］
この発明に係るメモリレイアウト生成方式は、任意のサ
イズのメモリを自動生成しやすいように、ａワード×ｂ
ビットの小規模メモリやデコーダを実現するためのトラ
ンジスタ間の配線パターン（セル）を予め用意しておき
、用意された配線パターンを半導体基板の垂直方向に複
数個配置し、それらの間を配線して（ａ×ｎ）ワード×
ｂビットのメモリユニットを構成し、構成されたメモリ
ユニットを半導体基板上に水平方向に並べて所望のサイ
ズのメモリを構成するようにしたものである。
イズのメモリを自動生成しやすいように、ａワード×ｂ
ビットの小規模メモリやデコーダを実現するためのトラ
ンジスタ間の配線パターン（セル）を予め用意しておき
、用意された配線パターンを半導体基板の垂直方向に複
数個配置し、それらの間を配線して（ａ×ｎ）ワード×
ｂビットのメモリユニットを構成し、構成されたメモリ
ユニットを半導体基板上に水平方向に並べて所望のサイ
ズのメモリを構成するようにしたものである。
［作用コ
この発明においては、メモリユニットを構成するとき、
予め用意した小規模メモリセルやデコーダセルを垂直方
向に規則正しく配置するだけで。
予め用意した小規模メモリセルやデコーダセルを垂直方
向に規則正しく配置するだけで。
それらの間の配線が垂直に真っすぐ引けるので不要な配
線領域が削減され、また、上記メモリユニットを水平方
向に並べる際、規則的な繰り返しで配置していけば良い
ので、任意のサイズのメモリを人手設計と同等な集積度
で計算機を用いて自動的に生成することが可能となる。
線領域が削減され、また、上記メモリユニットを水平方
向に並べる際、規則的な繰り返しで配置していけば良い
ので、任意のサイズのメモリを人手設計と同等な集積度
で計算機を用いて自動的に生成することが可能となる。
［実施例コ
以下、この発明の一実施例を図について説明する。
第１図において、１は半導体基板、２は本方式により上
記半導体基板１上に実現された大規模なＲＯＭ／ＲＡＭ
、３はこの大規模ＲＯＭ／ＲＡＭ２が配置されなかった
トランジスタ列、４は上記大規模ＲＯＭ／ＲＡＭ２を構
成する本方式による（ａ×ｎ）ワード×ｂビットのＲＯ
Ｍ／ＲＡＭユニット、５は半導体基板１を貫通するよう
に設けられた電源であり、上記大規模ＲＯＭ／ＲＡＭ２
は、半導体基板１上に所望個数のＲＯＭ／ＲＡＭユニッ
ト４を片隅から一列に並べていくことにより実現されて
いる。
記半導体基板１上に実現された大規模なＲＯＭ／ＲＡＭ
、３はこの大規模ＲＯＭ／ＲＡＭ２が配置されなかった
トランジスタ列、４は上記大規模ＲＯＭ／ＲＡＭ２を構
成する本方式による（ａ×ｎ）ワード×ｂビットのＲＯ
Ｍ／ＲＡＭユニット、５は半導体基板１を貫通するよう
に設けられた電源であり、上記大規模ＲＯＭ／ＲＡＭ２
は、半導体基板１上に所望個数のＲＯＭ／ＲＡＭユニッ
ト４を片隅から一列に並べていくことにより実現されて
いる。
第２図は上記大規模ＲＯＭ／ＲＡＭ２を構成する各ＲＯ
Ｍ／ＲＡＭユニット４の構成を示す図である１図におい
て、６は予め用意された配線パターンから成るａワード
×ｂビットの小規模なＲＯＭ／ＲＡＭセル、７はこのＲ
ＯＭ／ＲＡＭセル６に対応して予め用意された配線パタ
ーンから成るデコーダセルであり、本実施例では、４個
のＲＯＭ／ＲＡＭセル６と２個のデコーダセルフが、そ
れらの間の配線８が垂直となるように半導体基板１の垂
直方向に配線８に必要な最小の間隔を空けて配置され、
（ａＸ４）ワード×ｂビットのＲＯＭ／ＲＡＭユニット
４が実現されている。
Ｍ／ＲＡＭユニット４の構成を示す図である１図におい
て、６は予め用意された配線パターンから成るａワード
×ｂビットの小規模なＲＯＭ／ＲＡＭセル、７はこのＲ
ＯＭ／ＲＡＭセル６に対応して予め用意された配線パタ
ーンから成るデコーダセルであり、本実施例では、４個
のＲＯＭ／ＲＡＭセル６と２個のデコーダセルフが、そ
れらの間の配線８が垂直となるように半導体基板１の垂
直方向に配線８に必要な最小の間隔を空けて配置され、
（ａＸ４）ワード×ｂビットのＲＯＭ／ＲＡＭユニット
４が実現されている。
第３図はこの方式を適用したＲＯＭ／ＲＡＭレイアウト
生成装置で行われる処理を示すフローチャートである。
生成装置で行われる処理を示すフローチャートである。
このＲＯＭ／ＲＡＭ生成装置は、下記のような処理を行
うソフトウェアを計算機上で実行することにより実現さ
れる。
うソフトウェアを計算機上で実行することにより実現さ
れる。
（ＩＩＲＯＭ／ＲＡＭサイズ入力（ステップ１）ユーザ
の指定したＲ ＯＭ ／ ＲＡ Ｍサイズを入力する。
の指定したＲ ＯＭ ／ ＲＡ Ｍサイズを入力する。
（２）ユニットの構成の決定（ステップ２）ＲＯＭ／Ｒ
ＡＭユニット内における小規模ＲＯＭ／ＲＡＭセルの個
数やデコーダセルの個数を決定する。
ＡＭユニット内における小規模ＲＯＭ／ＲＡＭセルの個
数やデコーダセルの個数を決定する。
（３）ユニットの個数の決定（ステップ３）ステップ２
で決められた構成のユニットを用いてステップ１で入力
されたサイズを実現する際に必要なユニットの個数を決
定する。
で決められた構成のユニットを用いてステップ１で入力
されたサイズを実現する際に必要なユニットの個数を決
定する。
（４１ＲＯＭ ／ ＲＡ Ｍの配置処理（ステップ４）
前記第１図、第２図の如く配置する。
前記第１図、第２図の如く配置する。
＋５１ＲＯＭ／ＲＡＭの配線処理（ステップ５）前記第
１図、第２図の如く配線する。
１図、第２図の如く配線する。
なお、上記実施例では、ＲＯＭ／ＲＡＭユニット４を半
導体基板１上に左下隅から順番に一列ずつ配置していく
ものを示したが、ＲＯＭ ／ ＲＡ Ｍユニット４を第
４図に示すように半導体基板１の上下に分けて配置して
いくようにしてもよい。
導体基板１上に左下隅から順番に一列ずつ配置していく
ものを示したが、ＲＯＭ ／ ＲＡ Ｍユニット４を第
４図に示すように半導体基板１の上下に分けて配置して
いくようにしてもよい。
［発明の効果］
以上のように、この発明によれば、ａワード×ｂビット
の小規模メモリやデコーダを実現するためのトランジス
タ間の配線パターンを予め用意しておき、用意された配
線パターンを半導体基板の垂直方向に複数個配置し、そ
れらの間を配線して（ａ×ｎ）ワード×ｂビットのメモ
リユニットを構成し、構成されたメモリユニットを半導
体基板上に水平方向に並べて所望のサイズのメモリを構
成するようにしたので、任意のサイズのメモリを人手設
計と同等な集積度で計算機を用いて自動的に生成するこ
とが可能となる効果がある。
の小規模メモリやデコーダを実現するためのトランジス
タ間の配線パターンを予め用意しておき、用意された配
線パターンを半導体基板の垂直方向に複数個配置し、そ
れらの間を配線して（ａ×ｎ）ワード×ｂビットのメモ
リユニットを構成し、構成されたメモリユニットを半導
体基板上に水平方向に並べて所望のサイズのメモリを構
成するようにしたので、任意のサイズのメモリを人手設
計と同等な集積度で計算機を用いて自動的に生成するこ
とが可能となる効果がある。
第１図はこの発明の一実施例によるトランジスタ敷きつ
め方式マスタスライスＬＳＩチップの全体構成図、第２
図は第１図の各ＲＯＭ／ＲＡＭユニットを示す構成図、
第３図はこの方式の処理内容を示すフローチャート、第
４図はこの発明の他の実施例によるトランジスタ敷きつ
め方式マスタスライスＬＳＩチップの全体構成図、第５
図は従来のトランジスタ敷きつめ方式マスタスライスＬ
ＳＩチップの全体構成図である。 ■は半導体基板、２はＲＯＭ／ＲＡＭ （メモ盲動、３
はトランジスタ列、４はＲＯＭ／ＲＡＭユニット（メモ
リユニット）、５は電源、６はＲＯＭ／ＲＡＭセル、７
はデコーダセル、８は配線。 なお１図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄（はが２名）茅 図 ４’ ＲＯＭ／ＲＡＭ−＋−ニット ５：電原 ６： ＲＯＭ／ＲＡＭ４ル ８：配線
め方式マスタスライスＬＳＩチップの全体構成図、第２
図は第１図の各ＲＯＭ／ＲＡＭユニットを示す構成図、
第３図はこの方式の処理内容を示すフローチャート、第
４図はこの発明の他の実施例によるトランジスタ敷きつ
め方式マスタスライスＬＳＩチップの全体構成図、第５
図は従来のトランジスタ敷きつめ方式マスタスライスＬ
ＳＩチップの全体構成図である。 ■は半導体基板、２はＲＯＭ／ＲＡＭ （メモ盲動、３
はトランジスタ列、４はＲＯＭ／ＲＡＭユニット（メモ
リユニット）、５は電源、６はＲＯＭ／ＲＡＭセル、７
はデコーダセル、８は配線。 なお１図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄（はが２名）茅 図 ４’ ＲＯＭ／ＲＡＭ−＋−ニット ５：電原 ６： ＲＯＭ／ＲＡＭ４ル ８：配線
Claims (1)
- トランジスタを敷きつめた半導体基板上でトランジスタ
間の配線を変えることにより所望の機能を実現するトラ
ンジスタ敷きつめ方式マスタスライスＬＳＩ上で、所望
のサイズのメモリを構成するためのマスクパターンを生
成するメモリレイアウト生成方式において、ａワード×
ｂビットの小規模メモリやデコーダを実現するためのト
ランジスタ間の配線パターンを予め用意しておき、用意
された配線パターンを半導体基板の垂直方向に複数個配
置し、それらの間を配線して（ａ×ｎ）ワード×ｂビッ
トのメモリユニットを構成し、構成されたメモリユニッ
トを半導体基板上に水平方向に並べて所望のサイズのメ
モリを構成するようにしたことを特徴とするメモリレイ
アウト生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161818A JPH0210767A (ja) | 1988-06-28 | 1988-06-28 | メモリレイアウト生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161818A JPH0210767A (ja) | 1988-06-28 | 1988-06-28 | メモリレイアウト生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210767A true JPH0210767A (ja) | 1990-01-16 |
Family
ID=15742492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161818A Pending JPH0210767A (ja) | 1988-06-28 | 1988-06-28 | メモリレイアウト生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210767A (ja) |
-
1988
- 1988-06-28 JP JP63161818A patent/JPH0210767A/ja active Pending
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