JPH01230253A

JPH01230253A - 半導体素子の製造方法

Info

Publication number: JPH01230253A
Application number: JP5502488A
Authority: JP
Inventors: Yoshikazu Shinkawa; 吉和新川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-03-10
Filing date: 1988-03-10
Publication date: 1989-09-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体素子の製造方法に係り、特に半導体素
子の配線形成方法に関するものである。

〔従来の技術］近時、バイアススパッタリング法を用いた半導体素子の
配線形成の方法か注目されている。

半導体集積回路の大規模化によって、性能の向上、価格
の低減を図ってきた。中でも半導体デバイスの内部配線
として従来より広く用いられてきたＡ、Ｑ系配線におい
ても、配線密度を上げたい要求は切火で、配線の二次元
的な縮小即ち微細化と同時に多層配線化が指向されてき
た。

Ａｌ系薄膜の形成法としては、現在スパッタ法が主流と
なっているが、微細化と同時に多層化という二つの指向
の中で種々スパッタ法の問題点が出て来た。

その一つがコンタクトホール（スルーホール）孔の埋め
込みの問題と、また多層配線の場合、Ａｌ系配線の段差
被覆性が問題となる。

これらの問題点を解決するために、 ■バイアススパッタ法によるＡｌの形成■ＣＶＤ法によ
るＡｆｌの形成 ■パルスレザーによるＡｆｌの瞬時溶融等か研究されて
いる。

これらについては、７０−ＩＥＤＭ　８６　ｐ３．７に
’ＴＩＩＥＦＬＯ警ＡＧＥ　　ＢＩＡＳ　　５ＰＵＴＴ
ＥＩ？　　ＭＥＴＩＩＯＤ　　Ｐｏｔ？　　ＰＬＡＮＡ
ｌ？ＩＺＥＤＡＬＵＭＩＮＵＭ　ＩＮＴＥＲＣＯＮＮＥ
ＣＴＩＯＮＳ　Ｖ［、ＳＩＳ”　と題しての記載があり
、更に月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　１９８
７３ｐ［ｌ＋９〜ｐ７４に“バイアススパッタによるＡ
、１７メタライゼーシヨン“と題しての５己載がある。

尚バイアススパッタ法の特徴は、基板側にも負の直流電
圧或いは高周波電圧を印加する点にあり、アルゴンイオ
ンの衝撃を受けながら膜の形成が行われる。

Ａ４７系薄膜の場合、再スパツタ現象を利用した方法と
、アルゴンイオン衝撃によるＡｌ粒子のマイグレート現
象を利用した方法とがある。

第４図は従来のバイアススパッタ法を用いた半導体素子
の配線形成方法の説明図であり、この第４図に基づいて
説明する。

従来の半導体素子の配線形成方法は、次のようなステッ
プにより形成される。

■先ず、Ｓｉ基板１１にトランジスタ等を形成し、 ■次に、ＣＶＤ　（化学気相成長法）等の方法で絶縁膜
１２（例えばＳ　＞　０２膜、ＰＳＧ膜）を形成する。

■形成した絶縁膜〕２にコンタクトホール１３を開口す
る。

■Ｓｉ基板１１に負のバイアス電圧を印加しながら、Ａ
Ｎ系合金をスパッタ法でデポジションする。

■この時、Ｓｉ基板１１は負のバイアス電圧の作用によ
ってアルゴン（Ａｒ）イオンによってたたかれる。

この時のＡｒイオンの衝突エネルギーによって、Ｓｉ基
板１１の温度は上昇し４００〜５００℃となるため、Ａ
ｌ７系合金合金層性変形してコンタクトホール１３を平
坦に埋め込み配線層１４となる。

以上の方法により、段切れのない配線を形成することが
出来る。

以上の場合、バイアス電圧を印加しないでスパッタする
と、断切させるので不具合である。

［発明が解決しようとする課題］しかしながら、以上述べたバイアススパッタ法によって
形成されるＡ、Ｑ系合金膜は、温度４００〜５００℃と
いう高温でデポジションを行う結果、グレインサイズが
２μｍ以上と大きく成長する。

またグレインバンダリーの溝が大きくなるため、結果と
して光学的な散乱の度合いが増し、ホトリソのマスク合
わせが出来ないという問題が生ずることとなった。

またグレインバンダリーの溝が大きいため、ストレスマ
イグレーションによって断線が生ずるという問題や、段
差やコンタクトホールの深さ、径がＡｌ系合金合金膜厚
に比べ大きい場合に、平坦化に必要なＡｌ系合金の量が
増加するため、第５図の矢印に示す部分のステップカバ
レージが悪化するという欠点もある。

本発明は、以上述べた問題点を解消するためになされた
ものであり、表面凹凸の小さい配線層を段差に対し高平
坦性を以て形成出来る半導体素子の製造方法を提供する
ことを目的とするものである。

［課題を解決するための手段］本発明は、Ｓｉ、２ＪＥにトランジスタを形成し、その
上に絶縁膜を形成し、この絶縁膜に前記トランジスタに
貫通するコンタクトホールを開けた後、バイアススパッ
タ法でＡ、９系合金膜を完全に平坦に埋め込む。

次に全面エツチング（例えばＲＩ　Ｅ　：　Ｒｅａｃｔ
ｉｖｅｔｏｎ　Ｅｃｈｉｎｇプラズマエツチング法）す
ることにより、絶縁膜上のＡｌ系合金をエツチングして
、コンタクトホール内にのみＡ、Ｑ系合金を残す。

次いでＡｌ系合金を通常のスパッタ法によって形成する
ことにより、表面凹凸の小さいＡｆｉ系合金膜を形成す
るようにしたものである。

即ち、本発明の第１は、（ａ）　Ｓ　ｉ基板にトランジスタを形成する工程、（
ｂ）その上に絶縁膜を形成する工程、（ｃ）前記絶縁膜
にコンタクトホールを形成する工程、（ｄ）前記基板に負バイアスを印加しつつ、該絶縁膜上
及び前記コンタクトホールが完全に埋め込まれるまでス
パッタ法によりＡＮ系合金をデポジションする工程、（ｃ）前記ＡＩ？系合金を全面エツチングして、段差部
分や前記コンタクトホール内にのみＡ、９系合金を残す
工程、（ｆ）配線層としての該Ａｌ系合金をスパッタ法によっ
て形成する工程、以上（ａ）〜（ｒ）工程からなることを特徴とする半導
体素子の製造方法であり、また本発明の第２は、多層配線に発明の第１の工程を適
用することを特徴とする半導体素子の製造方法である。

更に、本発明の第３は、前記第１発明の（ｄ）。

（ｅ）、（ｆ）工程に代えて、高温に保持した前記基板
にスパッタ法を用いてＡＩｌ系合金をデポジションし、
その後、ｉ　ｕ；、＆に負バイアスを印加することによ
り、正イオンを該Ａｌ系合金に衝突させ、該絶縁膜上の
前記ｉｌｌ系合金を平坦に形成する工程を含むことを特
徴とする半導体素子の製造方法であり、また、本発明の第４は、多層配線に発明の第３の工程を
適用したことを特徴とする半導体素子の製造方法である
。

［作用］本発明では、前述の如く、コンタクトホールや段差部分
をバイアス・スパッタ法を用いて埋め込み、全面エツチ
ングによって段差部分やコンタクトホール内部にのみ、
Ａｉｌ系合金を残し上層に通常のスパッタ法を用いて、
配線層を形成したので、ホトリソ特性や耐ストレスマイ
グレーション性が従来の通常スパッタ法と変わらず、か
つ平坦な配線層を形成することが出来る。

また配線層（１）の膜厚をそれ以上とすれば、ステップ
カバレージの良い、平坦な配線の形成を可能となる等の
作用効果を奏するものである。

次に本発明の実施例について述べる。

［実施例］［実施例１］第１図（ａ）〜第１図（ｃ）は、この発明の実施例１を
示す断面フローの説明図である。

図において、２１はＳｉ基板、２２は絶縁膜。

２３はコンタクトホール、２４は配線層（１）。

２５は配線層（２）である。

（ａ）まず第１図（ａ）に示すように、Ｓｉ基板２１上
にトランジスタを形成する。

（ｂ）その上に絶縁膜２２を形成する。

（ｃ）絶縁膜２２にコンタクトホール２３を開孔する。

（ｄ）次にＳｉ基板２１に負のバイアス電圧を印加しな
がらｉ系合金を絶縁膜２２上にバイアススパッタ法でデ
ポジションする。

この時、バイアス電圧を一〇、３〜−１ｋＶＯ間で設定
するとデポジションしたＳｔ金含有Ａｊｌｌ系合金は、
アルゴン（Ａｒ）イオンによってたたかれ、温度が上昇
し、塑性変形によってコンタクトホール２３を埋め込み
、配線層（１）２４が形成される。

この配線層（１）２４の膜厚を１−以上とすれば、フン
タクト部は埋め込まれるがグレインサイズが大きいため
表面は凹凸形状である。

（ｅ）そして上記のように配線層（１）２４を形成した
ならば、次に配線層（１）２４に、ＲＩＥ法によって（
エツチングガス：　Ｂ　ｃ　Ｒｓ　）全面エツチングを
施す。ここで、絶縁膜２２が充分に露出した時点でＡｌ
系合金のエツチングをストップする。次いで絶縁膜２２
上に存在するＳｉ残滓をＲＩＥ法（エツチングガス＋Ｃ
Ｆ４）によって除去する。その結果、第２図（ｂ）に示
すようにコンタクトホール２３内にのみ配線層（１）２
４が残る。

（ｒ）次いで通常のスパッタ法（バイアスなし）により
Ａｌ系合金をデポジションしてホトリソ・エツチングを
施すことにより第２図（ｃ）に示すように、配線層（２
）２５を形成する。

上記において、低温すなわち室温〜３００℃において、
スパッタ法を行う結果グレインサイズは小さい。

［実施例２］また前記実施例１では、ＡＩ！系合金を平坦に形成する
手段として、バイアススパッタ法を用いたが、同様の問
題点を持つ平坦化法であるスパッタ法で、Ａｉ！系合金
をデポジションした後に、バイアス電圧を基板に印加し
て、Ａ「イオン衝撃を利用して平坦化する方法の実施例
について述べる。

第２図（ａ）〜第２図（ｂ）は別の実施例の説明図であ
る。

（ａ）まず第２図（ａ）に示すように、スパッタ法でＡ
、９系合金をデポジションした後に、（ｂ）第２図（ｂ
）に示すように、基板に負のバイアス電圧を印加してＡ
「イオンを衝突させる。

しかる場合、最初１はエツチングされるがその後Ａ「イ
オンの衝突エネルギーで基板温度が上昇し、滑らかな形
状となる。

［実施例３］上記実施例２の如く、Ａｒイオンの衝突エネルギーで基
板温度を上昇させるのでなく、第３図に示すように、Ａ
、Ｑの融点近傍の５５０〜６００℃の高温に保持した基
板に、Ａｌ系合金をスパッタ法でデポジションして、ｌ
系合金を溶融し埋め込む方法を用いても良い。

また、本発明を実施する方法として、前記実施例ではコ
ンタクトホールに適用したが、他に本発明方法を多層配
線のスルーホールや急峻な段差の埋め込みに用いても良
い。

［発明の効果］本発明の半導体素子の製造方法によれば、次のような効
果を奏するものである。

（１）前述の如く、コンタクトホールや段差部分をバイ
アス・スパッタ法を用いて埋め込み、全面エツチングに
よって段差部分やコンタクトホール内部にのみＡｌ系合
金を残し、上層に通常のスパッタ法を用いて、配線層を
形成するので、ホトリソ特性や耐ストレスマイグレーシ
ョン性が従来の通常スパッタ法と変わらず、かつ平坦な
配線層を形成することが出来る。

（２）また配線層（１）の膜厚は任意に設定出来るので
、段差やコンタクトホールの深さ、径が大きい場合でも
配線層（１）の膜厚をそれ以上とすれば、ステップカバ
レージの良い、平坦な配線の形成が可能となる。

【図面の簡単な説明】

第１図（ａ）〜第１図（ｃ）は、この発明の実施例１を
示す断面フローの説明図、第２図及び第３図は夫々実施
例２及び実施例３の説明図、第４図及び第５図は従来の
バイアススパッタ法を用いた半導体素子の配線形成方法
の説明図である。図において、１１，２１：Ｓｉ基板、１２゜２２：絶縁
膜、１３．２３：コンタクトホール。１４：配線層、２４：配線層（１）、２５：配線層（２
）である。＆た円＆日、Ｔ−イ七Ｂ月の笑方セ（ψＩＳ第　２、Ｖダし日月１ε市佳イψ１３の餠ａ口盲党日ハロ第３
図第５図２のｖｔｒｔＪおりハロ図公第４　図゛手続ン市１１Ｅ書（１１■発）６３．１１．２１昭和　　年　　月　　口

Claims

【特許請求の範囲】

（１）半導体素子の製造方法において、（ａ）Ｓｉ基板にトランジスタを形成する工程、（ｂ）
その上に絶縁膜を形成する工程、（ｃ）前記絶縁膜にコンタクトホールを形成する工程、（ｄ）前記基板に負バイアスを印加しつつ、該絶縁膜上
及び前記コンタクトホールが完全に埋め込まれるまでス
パッタ法によりＡｌ系合金をデポジションする工程、（ｅ）前記Ａｌ系合金を全面エッチングして、段差部分
や前記コンタクトホール内にのみＡｌ系合金を残す工程
、（ｆ）配線層としての該Ａｌ系合金をスパッタ法によっ
て形成する工程、以上（ａ）〜（ｆ）工程からなることを特徴とする半導
体素子の製造方法。
（２）多層配線に請求項１記載の工程を適用することを
特徴とする半導体素子の製造方法。
（３）請求項１記載の半導体素子の製造方法において、前記（ｄ）、（ｅ）、（ｆ）工程に代えて、高温に保持
した前記基板にスパッタ法を用いてＡｌ系合金をデポジ
ションし、その後、該基板に負バイアスを印加すること
により、正イオンを該Ａｌ系合金に衝突させ、該絶縁膜
上の前記Ａｌ系合金を平坦に形成する工程を含むことを
特徴とする半導体素子の製造方法。
（４）多層配線に請求項３記載の工程を適用することを
特徴とする半導体素子の製造方法。