JP2685750B2

JP2685750B2 - 半導体装置形成用基板

Info

Publication number: JP2685750B2
Application number: JP62020021A
Authority: JP
Inventors: 忠弘大見; 直柴田; 優梅田
Original assignee: 忠弘大見
Priority date: 1987-01-30
Filing date: 1987-01-30
Publication date: 1997-12-03
Anticipated expiration: 2012-12-03
Also published as: JPS63187624A

Description

【発明の詳細な説明】［発明の技術分野］本発明は超高密度集積化プロセスに適合した、半導体
装置に関する。［発明の技術的背景とその問題点］現在、LSIの集積度は目醒しい勢いで増大しており、
素子の最小寸法は１μｍから0.5μｍ、あるいはそれ以
下の寸法のものを実現すべく盛んに研究開発が進められ
ている。この様な微細素子の寸法を精密に制御し、また
素子の特性、その信頼性を良好なものとするためには、
微細加工技術のみならず、半導体デバイスの製作に用い
る各種材料（半導体ウェハ、絶縁材料、金属薄膜他）の
高品質化が非常に重要になってくる。このため、超LSIの製造プロセスでは、RIE（Reactive
Ion Etching）やバイアススパッタ等のように放電を用
いたエッチング薄膜形成等のプロセスの比重が益々増加
してきている。これらのプロセスの特徴は、プラズマと
ウェハの間に発生した電位差を利用してイオンを加速
し、イオンをウェハ表面にぶつけ、その運動エネルギに
よってエッチングの方向性や成長膜の膜質の高品質化を
実現している点である。従って、このようなプロセスで最も重要となるのはウ
ェハの電位であり、これを正確に且つ精密に制御するこ
とがプロセス制御の鍵となる。しかしながら、現在のプ
ラズマ応用プロセスでは、ウェハの電位制御が極めて不
十分にしか行われていない現状である。バイアススパッタリング技術によってAl薄膜を成長さ
せる場合を例にとって、先行技術に係る半導体ウェハを
用いた場合に発生する問題点について次に説明する。第２図は、本発明者が既に出願したDC−RF結合方式の
バイアススパッタ装置の概念図である（特願昭61−1311
88号）。本装置の特徴は、100MHzの高周波電源201によってチ
ャンバ202内に導入されたArガスを効率よく放電させ、
それにより発生したAr⁺イオンをAlのターゲット203にぶ
つけ、ターゲットをスパッタする。スパッタによって飛
び出したAl原子はウェハホルダ204上に設置されている
シリコンウェハ205表面に飛来して吸着し、Al薄膜206を
成長させる。ターゲットの電位は直流電源207で任意の
値に設定できるようになっており、実際には500〜1000V
に設定することにより効率よくターゲットのスパッタが
行われるようにしてある。またウェハホルダの電位も直
流電源208で設定できるようになっており、これを適当
な負の値に設定することにより成長するAl薄膜206の表
面をArイオンで再スパッタすることが可能になってい
る。尚、この装置の詳しい説明は、特願昭61−131188号
及び電子通信学会技術報告、Vol.86、No.138、SSD86−5
5（1986−８）に述べられている。この装置でAlを成膜した場合、例えばウェハホルダ20
4に−30Vから−40V程度のバイアスを与えることで良質
なAl薄膜の得られることが期待される。その理由は、従
来のデータを整理してみると、ArイオンによるバルクAl
のスパッタリングの生じる最小電圧、即ちスパッタリン
グの閾電圧は50V程度であることが分る｛第３図（ａ）
清田、桑原、大見、柴田、“イオンエネルギを精密制御
したRFバイアススパッタ”、電子通信学会技術報告、Vo
l.86、No.138、SSD86−55（1986−08）｝。これは、バ
ルク結晶の正常な格子点にあるAl原子をスパッタするの
に必要なエネルギーに対応していると考えられる。ま
た、第３図（ｂ）は成膜係数の基板バイアス依存性を示
している。ここで成膜係数とは成膜速度をターゲットに
入射するイオン電流密度で割った値である。図から明ら
かなように成膜係数はバイアス値0Vから−20Vまで一定
であり、−20Vよりバイアス値が大きくなると減少して
いる。即ち再スパッタの閾値電圧が−20Vであることを
示しており、これは正常な格子点以外の位置に吸着した
Al原子をスパッタするのに必要な最小エネルギに対応し
ていると考えられる。これらのことから、我々は−30V
から−40V程度の電圧を用いて成長するAl薄膜の再スパ
ッタを行えば、正常な結晶格子点以外に付着したAl原子
のみ選択的に再スパッタでき、同時に入射するArイオン
の運動エネルギによりウェハ表面が活性化されるため良
質はAl薄膜が得られると考えている。そこで本装置のウェハホルダ204上にＮ型（100）、比
抵抗５〜10Ωcmのシリコンウェハを置き、電源208を0V
及び−40Vに設定して膜厚約1.5μｍのAl薄膜を形成した
実験の結果について説明する。 Al薄膜の表面をノマルスキー微分干渉顕微鏡を用いて
観察した結果を第４図に写真で示す。（ａ）は0Vの場合
であり、（ｂ）は、−40Vのバイアスをかけた場合の結
果である。図より明らかなように0Vの場合に比較して−
40Vのバイアスを加えたものでは若干表面の平坦度が改
善されているもののまだ凹凸が残っている。このように
ミクロな凹凸が残っている場合Al表面での反射率が低下
し、例えばこのようなAl薄膜をパタニングして自動マス
ク合せのためのアライメントマークを作成すると、その
合せ精度が劣化するという問題が生じる。さらに、この
図で示したAl薄膜は、いずれも400℃の熱処理を行う
と、第５図（ａ），（ｂ）に示したように、ヒロックが
発生し表面に激しい凹凸が現われる。ヒロックの大きさ
は0.5〜１μｍ程度あり、このような状態では、サブミ
クロン寸法の配線パタンを正確に形成することは殆ど不
可能になる。また、多層配線構造を形成した場合、ヒロックの発生
によって上下の配線間でショートが生じる等の問題が生
じることもよく知られている。この様に予想とは異なり、表面の凹凸形状やヒロック
発生に関して、40Vのバイアス印加によってあまり膜質
の改善が見られなかったのである。この理由は、シリコンウェハ205と金属でできたウェ
ハサセプタの間のオーミックコンタクトが不十分なため
ウェハの電位が外部から与えた直流電位に等しい一定値
にならなかったためである。一般に金属と半導体を接触させた場合には界面ショッ
トキバリヤができ、整流性をもつことになる。特に図２
の装置においてウェハホルダに−40Vの電位を与えた場
合は、ｎ型シリコンに対して金属が負にバイアスされた
ことになり、ショットキダイオードは逆バイアスとな
り、ウェハは事実上フローティングとなって、その電位
はプラズマ中のフローティングポテンシャルにほぼ等し
くなっているのである。即ち、ウェハとホルダの間のオ
ーミック接触がとれなかったためウェハとプラズマ間に
十分な電圧がかからず再スパッタ効果が現われなかった
ものと言える。この例からも明らかなように、プラズマ応用プロセス
に於いてウェハの電位をしっかりととるためには、シリ
コンウェハとウェハホルダ間のオーミック接触を確実に
とる必要がある。そのため、例えば、ｎ型シリコンウェハ205の裏面209
に高濃度のｎ型層（不純物濃度10²⁰cm^-3以上）を設ける
等の方法もあるが、これもn⁺層表面に形成された自然酸
化膜等の影響により必ずしも良好なコンタクトが得られ
ない場合が多い。次に、第６図に示したのは、従来の方法でICチップ60
1をパッケージ基板上にマウントした状態を、断面図で
模式的に示したものである。601はｎ型Si基板で例えば
比抵抗10Ωcmでできており、その主平面603上にはLSI回
路が完成されている。チップの裏面はラッピングによっ
て削った後、Au（金）604が蒸着により形成され、やは
り表面をAuでコートされたパッケージ基板602上にAuSi
ハンダを用いて接着されている。しかし、不純物濃度10
¹⁵〜10¹⁶cm^-3程度のｎ型Si基板601とAu蒸着層604の接触
したこの様な構造では、界面におけるキャリアの再結合
による電流が支配的であり必ずしも良好なオーミックコ
ンタクトはとれていない。従って、特に高速動作をする
LSIでは基板電位が信号によってふらつく等の問題があ
り、これを防ぐ目的でチップ表面にn⁺領域605を設けボ
ンディングワイヤ606によってチップの電位を、パッケ
ージの基板602に落とす場合もある。しかしながら細い
ワイヤで電位を固定するのは、ワイヤの自己インダクタ
ンス等により完全なものとはなり得ず、チップの高速動
作の動作マージンを狭くする等の問題が生じていた。以上、バイアススパッタを用いたAl薄膜の形成、並び
にチップの実装の２つの場合を例に、シリコン基板の電
位を正確に制御することが、プロセス中のみならず出来
上がったICチップの実装に関しても非常に重要であるこ
とを示した。そして、いずれの場合に於いても現行の技
術は極めて不十分であることを指摘した。［発明の目的］本発明は以上の点に鑑みなされたものであり、半導体
基板の電位を正確に制御することを可能にした半導体ウ
ェハ及び半導体装置を提供することを目的としている。［発明の概要］本発明の半導体装置形成用基板は、半導体ウェハと、
該半導体ウェハの裏面に設けられた該半導体ウェハと同
導電型の高濃度不純物添加層と、その上に設けられた少
なくとも１層からなる低抵抗電極と、からなることを特
徴とする。本発明の半導体装置は、半導体ウェハの裏面に、その
半導体ウェハと同導電型の高濃度不純物添加層が設けら
れ、その上に低抵抗電極が少なくとも１層設けられた半
導体装置形成用基板上に形成されたことを特徴とする。その結果、ウェハのプロセスのみならず、チップ実装
後に於いても半導体基板の電位を正確に制御することが
可能になり、超高密度、超高速度LSIの実現が可能にな
る。［発明の実施例］本発明の第１の実施例を第１図（ａ）に断面図にて示
す。101は例えばｎ型シリコンウェハであり、比抵抗は
例えば５〜10Ω・cmである。ウェハの裏面102にはｎ型
の不純物濃度が例えば１×10¹⁹cm^-3以上のN⁺層103が形
成されており、その表面には例えばタングステンシリサ
イド層（WSi₂）が約0.05〜0.1μｍ程度の厚さ形成され
ている。この構造のウェハを第２図に示したバイアススパッタ
装置のウェハホルダ204上に固定し、従来例と同様に約
−40Vバイアスをかけて膜厚約1.5μｍのAl薄膜を形成し
た。このとき使用したウェハホルダは、本発明者の発明
によるウェハ電位を任意に制御できる静電吸着方式のウ
ェハサセプタである（ウェハサセプタ装置、特願昭61−
131188号）。その表面の微分干渉顕微鏡による写真を第１図（ｂ）
に示す。先行例の−40Vバイアスの結果に比較して非常に滑ら
かな表面の得られているのが分る。さらに同図（ｃ）
は、同じ状態のウェハを400℃で30分間アニールした後
の表面写真である。ヒロックの発生が全く観察されない
ばかりでなく、表面形状にも一切変化が現われていな
い。先行例では、バイアスの有無にかかわらず400℃の
アニール後には表面が非常に粗くなり、且つ多数のヒロ
ックが発生した（第５図）。これと比べると、本発明の
ウェハを用いることにより驚異的に高品質なAl薄膜の得
られたことが分る。これは、ウェハ101の電位が直流電源208によって正確
にコントロールされた結果である。即ち、本発明のウェ
ハ101ではウェハ裏面にn⁺領域103を介してメタルシリサ
イド層102が設けられているため、このN⁺−シリサイド
の接触面で良好なオーミックコンタクトがとれているこ
と、さらにメタルシリサイドと金属製のウェハホルダ20
4表面との接触も良好なオーミック接触がとれるためで
ある。この様に本発明を用いれば、例えばバイアススパッタ
プロセスに於いてウェハの電位を正確に制御することが
可能となり、極めて品質の高いAl薄膜の形成が実現でき
るのである。その結果、Al配線の微細加工が正確に行え
るようになったばかりでなく、Al配線のエレクトロマイ
グレーションによる寿命も増加し、また、ヒロック発生
による多層配線の層間のショートもなくなった。従来、Al配線の耐エレクトロマグレーション特性を考
慮した最大許容電流密度は５×10⁴A/cm²であったもの
が、５×10⁵A/cm²以上に改善された。次に同じく本発明のウェハを用いて、ウェハのバイア
ス値を０〜−70Vと変化させ、成膜したAl薄膜（厚さ約
1.5μｍ）の結晶性をＸ線で評価した結果について述べ
る。いずれのバイアス値に対しても（111）配向のみを
持ったAl薄膜が得られた。第１図（ｄ）は、（111）面
からの反射のピーク強度をスパッタ成膜時のウェハのバ
イアス値の関数として示したもので、（111）方向の結
晶化の程度がバイアスによってどのように変化するかを
表わしている。図から明らかなようにバイアス値−40V
付近でもっと結晶化の程度が大きくなっているのが分
る。この図からも明らかなように、本発明のウェハを用い
ることにより、Al薄膜の物性が精度よくコントロールさ
れていることが分る。Al成膜はいずれも室温状態での成
膜であり、スパッタ成膜状態ですでに、バルクのAlと殆
ど等しい抵抗率を示している（実測値は2.80〜2.81μΩ
・cm）。第７図は、本発明の第２の実施例を示す断面図であ
り、101〜103は第１図の同一番号と同じ部位を表わして
いる。本実施例は、ウェハ101表面にSiO₂704を約１μｍ
程度形成すると同時に開口部705を設け、ウェハ表面を
露出した構造を持っている。この構造のウェハを第２図
のウェハホルダ204上に固定し、第１の実施例と同様の
実験を行ったところ第１図（ｂ）、（ｃ）とほぼ同様の
結果が得られた。また、第１図（ｄ）にはこのようにし
て形成したSiO₂上のAl薄膜についての結果も示されてい
る。第７図の構造に於いては、ｎ型シリコン基板101は
形成されるAl薄膜に対し負となるため、成長するAl膜と
Si基板101の間のショットギダイオードは順方向バイア
スとなって電流が流れ、成長するAl薄膜の電位がウェハ
とほぼ同じになるのである。第８図は、さらに精度よく成長するAl薄膜の電位もコ
ントロールできるようにした本発明の第３の実施例を示
す断面図である。即ち、SiO₂膜804の開口部805にはn⁺拡
散層806が形成されている。この構造では成長するAl膜
と基板とのオーミックコンタクトが完全にとれるため、
Al薄膜の電位制御をより確実なものとすることができ
る。特にこの構造はｐ型基板を用いた場合は絶対に必要
である。なぜなら、Alとｐ型基板の接触面には逆バイア
スがかかるからである。もちろんこの場合には、103、8
06はp⁺層となることは言うまでもない。第９図は、更に電位制御をよくするためにN⁺層上に金
属層907を設けた本発明第４の実施例の構造を示してい
る。この金属層はAlであり、フォトリングラフィー技術を
用いてパタニングされ、形成されている。もちろんAl以
外の金属やあるいは金属シリサイド等を用いてもよいこ
とはいうまでもない。第10図はこのようにウェハと成長させるAl薄膜との電
気的接触をとるための部分（705、805、907）のウェハ
上での配置の一例を示した本発明の第５の実施例であ
る。できるだけ均一にAl膜の電位制御を行うためにはこ
のように格子状に設けるのが好ましい。実際には705、8
05、907等として、ウェハ上でチップとチップの間にく
るダイシングラインをそのまま用いることにより、電位
制御のための余分の領域の確保する必要がなくなる。第２〜第５の実施例（第７図〜第10図）の様に一般に
絶縁膜上にAlの成膜を行うに際しては、例えば次の様な
方法が可能である。例えば第２図のバイアススパッタ装
置に於いて、最初ターゲットの電位（207）を例えば−1
50Vとして成膜すると、約30秒で50〜100Åの均一なAl膜
が全面に形成される。その後、例えば、ターゲットバイ
アス値を500V〜1kVとし、且つ高周波電源201のパワーを
上げて毎分１〜２μｍの高速の成膜を行ったところ、初
期の低速成膜を行わない場合に比べて非常に高品質なAl
薄膜が得られた。これは初期の低速で成膜されたAl薄膜が非常に均一で
結晶性のよい構造であるため、その後高速で成膜される
Al膜成長の種として働くこと、さらに絶縁膜表面全面に
渡ってバイアス電位を与えるため、より均一なイオン射
照効果が得られるためである。また我々は第２図の装置
を用いて本発明のウェハ（第１図）上に、バイアススパ
ッタによりシリコン薄膜を形成した。このときウェハホ
ルダ204の温度は600℃に設定し、さらにウェハのバイア
ス値は−20V〜−30Vとした。その結果、シリコンウェハ
表面に約0.1〜１μｍ程度の非常に薄いエピタキシャル
シリコン層を成長さることができた。また、600℃という低温で成長できるため基板からの
不純物の再拡散は殆どなく、これまで問題であったバイ
ポーラトランジスタのコレクタ領域の不純物の再拡散を
完全に抑え込むことに成功した。以上の実施例から明らかなように、ウェハ電位を正確
に制御してやることは超LSIの材料として用いられる様
々な薄膜を高品質化する上で非常に重要である。さらに述べるならば、これまでのプロセス装置はほと
んどが、熱化学反応を主体としたものであり、外部から
コントロールできるものは温度、ガス圧、ガス流量等ご
く限られたパラメタだけであった。さらに放電を用いる
プロセスに於いても同様でウェハの電位は自然発生的に
決まる自己バイアスを用いてプロセスをコントロールし
ていたのが現実である。今後サブミクロン時代のプロセ
スでは、より高品質化、高精度化のためにすべてのプロ
セスパラメタがエレクトロニクスによって制御されるよ
うにならねばならない。このとき最も大切なのが処理さ
れるウェハ自身の電位であり、そのためにはホルダによ
るウェハの使用が不可欠であることは明らかである。第11図は、本発明の第６の実施例を示す断面図で、LS
Iチップ110をパッケージの基板111上に実装した状態を
模式的に表わしており、従来例の第６図に対応するもの
である。チップとパッケージ基板が完全なオーミックコ
ンタクトでつながっているため基板電位のふらつきが完
全に防止され、安定した高速動作が得られるようになっ
た。パッケージとの電気的な接触をさらに良くするに
は、シリサイド上にAu等の金属電極を設ければよい。さ
らに裏面をラップし、Auを蒸着する等の工程が不要にな
ったため製造工程が簡略化された。また例えばダイナミックRAMやイメージセンサを本発
明のウェハを用いて作成した場合、メモリの保持特性や
イメージセンサでは暗電流や画像の不良等が大幅に改善
される。これは一つにはシリサイドのストレスによりウ
ェハ裏面に欠陥が生じ、これがシリコンウェハ中の重金
属汚染のゲッタリングに効いている結果であると考えら
れる。さらに、上記実施例ではシリサイド層として高融点金
属シリサイドであるWSi₂を用いているため、ウェハの酸
洗浄、あるいは高温の熱酸化等の工程に対し、これまで
のウェハと全く同様に扱うことができる。シリサイドとしては、WSi₂以外の高融点金属シリサイ
ド、例えばMoSi₂、TiSi₂、NbSi₂、TaSi₂等その半導体ウ
ェハの受ける熱工程及び洗浄エッチング工程を考慮して
いかなるものを用いてもよいことは言うまでもない。ま
た、その膜厚に関しても特に本実施例では述べた値に限
らず、それ以外のものでも同様の効果の得られることは
言うまでもない。また、ウェハプロセスが低温化すれば、必ずしも高融
点金属シリサイドのみを用いる必要はなく、そのプロセ
ス温度に応じて、例えばPtシリサイド、Niシリサイド、
Pdシリサイド他を用いてもよい。また、上記実施例は主としてｎ型基板を用いる場合に
ついて述べてきたが、ｐ型基板に対してもp⁺層を介して
シリサイドを形成すればよく全く同様の効果の得られる
ことは明らかである。また、シリサイド層はスパッタで
形成したシリサイドでもよいし、あるいは、金属を形成
した後、シリコンと反応させることによって形成したシ
リサイドでもよい。またN⁺層あるいはp⁺層は拡散やイオ
ン注入によって形成してもよいし、あるいは、ドープト
ポリシリコンを直接ウェハ裏面に堆積させてもよい。以上はシリコンウェハを例に説明を行ったが、化合物
半導体ウェハに対しても全く同様に適用されることは言
うまでもない。例えばGaAsの基板の裏面にSiをドープし
たn⁺層を形成し、その上にメタルシリサイドを形成して
もよい。またGaAsのウェハプロセス自身が低温プロセスである
ことを考えると裏面に用いる低抵抗電極はシリサイドに
限らず、AuやＷ他等の金属をそのプロセスを考慮して用
いてもよいことは言うまでもない。以上、本発明の実施例は、第１図に示した如く、ウェ
ハの裏面に高濃度不純物層を介して低抵抗電極を設けた
構造のウェハについてのみ述べてきた。しかしながら、本発明のウェハを実際のプロセスに用
いる場合、例えば、熱酸化や、CVD法による膜形成等の
ように必ずしもウェハの電位を制御する必要のないプロ
セスもある。このような場合には、例えば、低抵抗電極
表面をシリコン酸化膜やシリコン窒化膜あるいはその他
の材料で覆った構造のウェハを用いてもよく、当然、こ
のようなウェハを用いた半導体装置も本発明に含まれ
る。この絶縁膜は、ウェハの電位制御の必要なプロセス
以前に除去すれば同様の効果が得られることはいうまで
もない。この際、低抵抗電極表面を全部露出してもよ
く、また、必要に応じて一部分のみ露出させてもよい。さらに、第11図には、裏面に設けた低抵抗電極をその
まま残した状態でパッケージに実装した構造を示した
が、本発明の実施例はこれに限ることはない。例えば、
ウェハ電位を表面からとるだけで十分な性能の発揮でき
るデバイスでは、例えば、高濃度層103、シリサイド層1
02をラッピングによって落としてから実装してもよい。
この場合、実装されたチップは、その製造工程に於いて
はウェハの電位が本発明の第１図の構造によって必要に
応じて制御されているため、そのパタン精度、各種薄膜
の膜質は、先行構造のウェハを用いた場合にくらべて飛
躍的に改良されている。従って、できあがったデバイス
の特性、信頼性等も先行技術のもとにくらべ非常にすぐ
れたものが得られる。ここで述べたように、本発明の基本は、要するにプロ
セス中にウェハの電位制御を可能にしたウェハの構造に
あり、この構造を用いて作成された各種高性能LSIチッ
プもすべて本発明に包含されるものである。［発明の効果］本発明は以上のように構成したので、ウェハのプロセ
スのみならず、チップ実装後に於いても半導体基板の電
位を正確に制御することが可能になり、超高密度、超高
速度LSIの実現が可能になった。

【図面の簡単な説明】第１図（ａ）は、本発明の第１の実施例を示す断面図、
同図（ｂ）、（ｃ）はその上にバイアススパッタにより
形成したAlの微分干渉顕微鏡による表面写真であり、そ
れぞれスパッタ直後、及び400℃30分のアニール後の状
態を示している。同図（ｄ）はウェハのバイアスによる
Al薄膜の結晶性の変化を示す図。第２図から第６図は先
行技術を説明する図面であり、第４図（ａ）、（ｂ）は
スパッタ直後のAl金属組織の表面写真で、それぞれ０バ
イアス及び−40Vのバイアスの場合を示す。第５図
（ａ）、（ｂ）は第４図（ａ）、（ｂ）のサンプルを40
0℃で30分アニールした後の金属組織の表面写真であ
る。第７図から第11図は、本発明のその他の実施例を示
す図面である。図に於いて、 101……ｎ型Si基板 102……金属シリサイド層 103……n⁺Si層

───────────────────────────────────────────────────── フロントページの続き (72)発明者梅田優東京都中央区日本橋室町４丁目２番16号株式会社渡辺商行内 (56)参考文献特開昭61−234041（ＪＰ，Ａ) 特開昭61−123133（ＪＰ，Ａ) 特開昭59−84474（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】１．半導体ウェハと、該半導体ウェハの裏面に設けられ
た該半導体ウェハと同導電型の高濃度不純物添加層と、
その上に設けられた少なくとも１層からなる低抵抗電極
と、からなることを特徴とする半導体装置形成用基板。２．前記高濃度不純物添加層の不純物濃度が１×10¹⁸/c
m³以上であることを特徴とする特許請求の範囲第１項記
載の半導体装置形成用基板。３．前記半導体ウェハがシリコンであり、前記低抵抗電
極が金属シリサイド層であることを特徴とする特許請求
の範囲第１項又は第２項記載の半導体装置形成用基板。４．前記金属シリサイド層が高融点金属シリサイドであ
ることを特徴とする特許請求の範囲第３項記載の半導体
装置形成用基板。５．前記半導体ウェハが化合物半導体であることを特徴
とする特許請求の範囲第１項又は第２項記載の半導体装
置形成用基板。６．前記低抵抗電極が金属シリサイド、もしくは金属で
形成されたことを特徴とする特許請求の範囲第５項記載
の半導体装置形成用基板。７．前記半導体装置形成用基板は、バイアスを印加しな
がら成膜を行うための基板であることを特徴とする特許
請求の範囲第１項乃至第６項のいずれか１項に記載の半
導体装置形成用基板。