JP2965015B2 - 半導体装置の耐熱電極およびその製造方法 - Google Patents

半導体装置の耐熱電極およびその製造方法

Info

Publication number
JP2965015B2
JP2965015B2 JP9297314A JP29731497A JP2965015B2 JP 2965015 B2 JP2965015 B2 JP 2965015B2 JP 9297314 A JP9297314 A JP 9297314A JP 29731497 A JP29731497 A JP 29731497A JP 2965015 B2 JP2965015 B2 JP 2965015B2
Authority
JP
Japan
Prior art keywords
thin film
film layer
layer
tin
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9297314A
Other languages
English (en)
Other versions
JPH11135547A (ja
Inventor
俊二 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP9297314A priority Critical patent/JP2965015B2/ja
Publication of JPH11135547A publication Critical patent/JPH11135547A/ja
Application granted granted Critical
Publication of JP2965015B2 publication Critical patent/JP2965015B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の電極、
特に熱的に安定で、かつ密着力のある耐熱電極とその製
造方法に関するものである。
【０００２】
【従来の技術】この種の耐熱電極の構造は、半導体基板
と配線金属との間に、反応防止（バリア効果）を目的と
するバリアメタルと称する金属と、配線金属間あるいは
耐熱電極と絶縁物との相互密着性を向上するための密着
メタルと称する金属を介在させた多層構造となってい
る。たとえばＡｕ配線の場合、その耐熱電極は、バリア
メタルにＰｔやＴｉＮ、密着層にはＴｉを積層してい
る。これを上層の配線層から順に表記すると『Ａｕ／Ｐ
ｔまたはＴｉＮ／Ｔｉ』または『Ａｕ／Ｐｔ／ＴｉＮ／
Ｔｉ』となる。
【０００３】その他、たとえば特開昭６４−６７９６４
号公報には、バリアメタルにＭｏ、Ｗのどちらか一方の
金属を使い、このバリアメタルの下層と上層にＴｉ層を
形成し、上層のＴｉ層上にＡｕあるいはＡｌを積層する
耐熱電極構造にすることで、バリア効果を持たせ、かつ
ワイヤボンディング時の剥がれを低減する技術が記載さ
れている。
【０００４】また、特開平３−１５６９２８号公報に
は、Ｎ2ガスによるＴｉの反応性スパッタにおいて、Ｎ2
ガス供給量を徐々に減少させてＴｉＮ層からＴｉ層へ組
成変化させた層を介在させることにより、下地膜ＡｌＮ
との密着力を向上する技術が記載されている。
【０００５】さらに特開平８−２９３５２２号公報に
は、バリアメタルにＴｉＮ、ＴａＮ、ＺｒＮ、ＶＮ、Ｈ
ｆＮのいずれかを使い、この上にＴｉ、Ｔａ、Ｚｒ、
Ｖ、Ｈｆのいずれかを形成し、さらにその上にＮｉを積
層した多層構造を用いることにより、最上層の配線Ａｕ
と、最下層の高融点メタルシリサイドとのバリア効果を
もたせ、かつ配線Ａｕの剥離現象を防止する技術が記載
されている。
【０００６】
【発明が解決しようとする課題】しかし、前述した従来
技術にはいくつかの問題点がある。以下にその問題点に
ついて述べる。
【０００７】従来の技術の項で説明したＡｕ／Ｐｔまた
はＴｉＮ／Ｔｉ構造やＡｕ／Ｐｔ／ＴｉＮ／Ｔｉ構造で
は、バリアメタル層を構成するＰｔおよびＴｉＮは、Ａ
ｕに対する密着性が悪いという不具合があった。その具
体例として、図５に従来の半導体装置の電極構造におけ
る金属剥離現象の断面図を示す。これはＡｕワイヤをベ
ースパッド４にボンディング１９した際、配線Ａｕ層１
８とバリアメタルであるＰｔ薄膜層２６との界面で剥離
したものである。
【０００８】半導体装置の組立て段階では、チップ状の
半導体装置をパッケージにマウントする際、３００℃−
４５０℃の熱処理が加えられる。剥離の原因は、この熱
によりＡｕとバリアメタルとの応力差から体積収縮、引
っ張り応力が起こり、この応力が金属間密着力を上回る
ことにある。
【０００９】なお、剥離は、まれにバリアメタル層とＴ
ｉとの界面でも発生することがあり、これが多層構造を
有する耐熱電極の欠点でもあった。
【００１０】さらに前述の他の従来技術においても問題
点があり、その問題点とともに、そのような問題が生ず
る理由をも合わせて以下に説明する。
【００１１】（１）特開昭（１）６４−６７９６４号公
報に関して、第１の問題点は、ＡｕあるいはＡｌ配線層
を通常のホトレジスト・リフトオフ法で形成可能な配線
厚みに制限があること、詳しくは高出力半導体装置のよ
うに配線電流密度を確保するために、たとえば１．５μ
ｍ以上の厚膜配線を有する半導体装置への利用が難しい
ことである。
【００１２】その理由は、膜厚１．５μｍ以上の配線を
電子ビーム蒸着法とホトレジストによるリフトオフ法を
用いて形成した場合、出来上がった配線は「ばり」と呼
ばれる形状不良を起こし、歩留りが低く、量産には適さ
ないことである。Ａｕ配線形成に関して、リフトオフに
代わる方法として電解めっき法が考えられる。上記、従
来技術の電極構造によると、Ｔｉ層を電解めっきの電流
経路として使うことになる。しかし空気中に一旦、曝し
たＴｉは、そのごく表面で酸化しており、この上に析出
しためっきＡｕは下地との密着低下、さらにはヤケやコ
ゲと呼ばれるめっき荒れを引き起こすことがある。した
がって、この従来技術の電極構造によると、電解めっき
法を用いても良質の厚膜配線を形成することはできな
い。
【００１３】第２の問題点は、バリアメタルとなるＭｏ
は段差被覆性に劣ること、またＷに関しては、４５０℃
以上の高温におけるバリア効果は十分ではない、ことで
ある。
【００１４】それぞれの理由は、まずＭｏ、とくにスパ
ッタ法で堆積したＭｏの結晶は深さ方向に柱状構造を強
く示す。このため段差のある下地に堆積したＭｏは、そ
の段差部でしばしば層状の構造的ずれを起こし、配線の
信頼性をそこなうからである。つぎにＷに関しては、金
属Ｗそのものは高融点であるが、薄膜化したＷは融点以
下の４５０℃の熱処理においても半導体基板と反応しや
すい。半導体基板がＳｉの場合、ＷはシリサイドＷＳｉ
2を形成することはよく知られている。金属Ｗの固有抵
抗は６−１０μΩ・ｃｍであるが、ＷＳｉ2のそれは４
０−８０μΩ・ｃｍと大幅に高くなる。したがってシリ
サイドＷＳｉ2の存在は半導体装置の電気特性に少なか
らず影響することが予測できる。
【００１５】（２）特開平３−１５６９２８号公報に関
して…第１の問題点は、半導体装置に多用している酸化
膜（ＳｉＯ2）や窒化膜（ＳｉＮ）の上に直接堆積した
ＴｉＮ膜は、その界面で剥離する現象があり、このた
め、半導体装置には、適用できないことである。
【００１６】その理由は、ＴｉＮはＳｉＯ2、ＳｉＮと
の密着力がＴｉのそれと比べて弱いことにある。
【００１７】第２の問題点は、Ｎ2ガスの供給量を徐々
に減少させながらＴｉＮ層からＴｉ層へ連続傾斜する成
膜方法は、膜質安定性に欠けることである。
【００１８】その理由は、ＡｒガスとＮ2ガスの供給量
を可変しながらのスパッタ蒸着は、ガス組成の変化に対
し、プラズマ反応がリアルタイムに追従しないことか
ら、成膜過程のＴｉXＮYのＸ／Ｙ分子比率がずれて所望
の膜質を得られず、結晶粒径が不均一になるためであ
る。
【００１９】（３）特開平８−２９３５２２号公報に関
して、第１の問題点は、Ｎｉ層を有する電極加工の歩留
りは悪く、量産に適さないことである。
【００２０】その理由は、電極に使われるほとんどの金
属のドライエッチング加工は、塩素、臭素、フッ素を主
成分とするハロゲン系ガスを用いた反応性ドライエッチ
ング法により、その目的を達成できるが、Ｎｉのエッチ
ング速度は他の金属に比べおよそ二桁近く遅くなること
が知られ、量産性に欠く。他のドライエッチング法とし
てＡｒなどの不活性ガス下でイオンミーリング法による
物理的ドライエッチングがあるが、配線の間隔１μｍ以
下になると精度よい配線加工の実現が難しく、これも量
産的ではない。なお、ホトレジスト・リフトオフ法によ
れば配線形成は可能である。しかし、この手法の問題点
は、先の特開昭６４−６７９６４号公報について述べた
とおりである。
【００２１】第２の問題点は、電極の最下層にＴｉＮを
用いた場合、ＳｉＯ2上やＳｉＮ上に堆積することは密
着性の点で問題があり、これも先の特開平３−１５６９
２８号公報に関して述べたとおりである。
【００２２】本発明の目的は、３００−４５０℃の熱処
理に対し安定で、バリア効果のある配線電極を提供する
ことにある。
【００２３】本発明の他の目的は、配線電極間およびＡ
ｕパッド部の金属剥離を防止した配線電極を提供するこ
とにある。
【００２４】本発明の他の目的は、下地の絶縁巻くがＳ
ｉＯ2やＳｉＮであっても密着性のある配線電極を提供
することにある。
【００２５】本発明のさらに他の目的は、１．５μｍ以
上の厚膜のＡｕ配線を形成できる配線電極を提供するこ
とにある。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置の耐熱電極においては、半
導体素子上に形成したメタルシリサイドおよび／又は絶
縁膜上に、第１のＴｉ薄膜と、ＴｉＮ薄膜と、第２のＴ
ｉ薄膜と、Ａｕ薄膜との積層を有するものである。
【００２７】また、第２のＴｉ薄膜とＡｕ薄膜との間に
ＴｉＡｕ合金層を介在させたものである。
【００２８】また、第１のＴｉ薄膜とＴｉＮ薄膜との間
に少なくとも１層以上のＴｉXＮY薄膜を有するものであ
る。
【００２９】また、Ｔｉ薄膜の厚みは、１０ｎｍ以上，
１００ｎｍ以下、ＴｉＮ薄膜の厚みは、１０ｎｍ以上，
２００ｎｍ以下、Ａｕ薄膜の厚みは２０ｎｍ以上，１０
０ｎｍ以下の範囲である。
【００３０】また、ＴｉXＮY薄膜は、反応性スパッタに
よる第１のＴｉ薄膜からＴｉＮ薄膜、ＴｉＮ薄膜から第
２のＴｉ薄膜への成膜過程において、ＡｒガスとＮ2ガ
スの混合比率を段階的に変化させ、Ｘ／Ｙ分子組成比を
制御して形成されたものである。
【００３１】また、本発明による半導体装置の耐熱電極
の製造方法においては、半導体素子上のメタルシリサイ
ドおよび／又は絶縁膜上に、第１のＴｉ薄膜と、少なく
とも１層以上のＴｉXＮY薄膜と、ＴｉＮ薄膜と、第２の
Ｔｉ薄膜と、Ａｕ薄膜とを順次に積層する半導体装置の
耐熱電極の製造方法であって、ＴｉXＮY薄膜は、反応性
スパッタによる第１のＴｉ薄膜からＴｉＮ薄膜及びＴｉ
Ｎ薄膜から第２のＴｉ薄膜への成膜処理の過程で、Ａｒ
ガスとＮ2ガスの混合比率を段階的に変化させ、Ｘ／Ｙ
分子組成比を制御して形成するものである。
【００３２】また、半導体素子上のメタルシリサイドお
よび／又は絶縁膜上に、第１のＴｉ薄膜と、ＴｉＮ薄膜
と、第２のＴｉ薄膜と、ＴｉＡｕ合金層と、Ａｕ薄膜と
を順次積層する半導体装置の耐熱電極の製造方法であっ
て、ＴｉＡｕ合金層は、３００℃〜４５０℃の範囲でシ
ンタリングすることによって形成するものである。
【００３３】図１（ｂ）、図１（ｃ）に示すように、本
発明の耐熱電極２０は、半導体チップ１上に形成された
絶縁膜２２および／又はメタルシリサイド層１１の上に
形成するものである。
【００３４】耐熱電極２０は、第１のＴｉ薄膜層１４ａ
からなる密着メタルと、第１のＴｉ薄膜層１４ａの上に
形成したＴｉＮ薄膜層１５、バリアメタル層と、ＴｉＮ
薄膜層１５の上に形成した第２のＴｉ薄膜層１４ｂから
なる密着メタル層と、第２のＴｉ薄膜層１４ｂの上に形
成したＡｕ薄膜層１６とからなるが、半導体素子である
半導体基板７上にＡｕ薄膜層１６のうえにＡｕからなる
配線２、３部ならびにパッド４、５部とを有している。
そして、配線２、３およびパッド４、５のＡｕは、電解
めっき法により堆積し、このときのめっき電流経路にＡ
ｕ薄膜層１６が利用される。
【００３５】本発明のバリアメタルとなるＴｉＮ薄膜層
１５それ自体は、絶縁膜２２や配線Ａｕ層１８に対する
密着力はないが、このＴｉＮ薄膜層１５の下層に第１の
Ｔｉ薄膜層１４ａを介在することで、絶縁膜１３との密
着を得るものである。
【００３６】また、ＴｉＮ薄膜１５の上層に第２のＴｉ
薄膜層１４ｂとＡｕ薄膜層１６を介在させることによ
り、まずＡｕ薄膜層１６は、これと同質の配線Ａｕと密
着を高めること、電解めっきの電流経路として利用する
ことができ、厚膜の配線Ａｕ層を形成できる。つぎに、
第２のＴｉ薄膜層１４ｂは、上記Ａｕは膜層１６とＴｉ
Ｎ薄膜層１５との密着を得るものである。
【００３７】また、ＴｉＡｕ合金層１７は、第２のＴｉ
薄膜層１４ｂとＡｕ薄膜層１６と化学結合して密着す
る。また、ＴｉXＮY薄膜層１５ａ，１５ｂの介在により
第１及び第２のＴｉ薄膜層１４ａ，１４ｂとＴｉＮ薄膜
層１５に対し堅固に密着する。
【００３８】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
【００３９】図１（ａ）は、本発明の半導体装置シリコ
ンバイポーラトランジスタ（以下Ｔｒと呼ぶ）を示す平
面図である。Ｔｒチップ１の中央で櫛形状にベース配線
２とエミッタ配線３を交互に配し、ベース配線２とエミ
ッタ配線３は、ベースパッド４とエミッタパッド５とに
それぞれ引き出されており、このパッドにはＡｕワイヤ
６をボンディング１９し、図示しないが、このＡｕワイ
ヤ６はＴｒチップ１のパッケージに付帯する外部端子に
接続している。
【００４０】図１（ｂ）は図１（ａ）のＡ−Ａのベース
配線２とエミッタ配線３の構造を示す断面図である。図
１（ｂ）において、まず、半導体基板７の表面に形成し
たベース拡散層８、エミッタ拡散層９と、ベースコンタ
クト部には半導体基板７表面に形成したメタルシリサイ
ド層１１と、エミッタコンタクト１２部にはポリシリコ
ン膜１３を有し、その表面に形成したメタルシリサイド
層１１とを構成している。つぎに、それぞれのメタルシ
リサイド層１１の上に本発明の耐熱電極２０を積層す
る。耐熱電極２０は、第１のＴｉ薄膜層１４ａと、バリ
アメタルとなるＴｉＮ薄膜層１５と、第２のＴｉ薄膜層
１４ｂとＡｕ薄膜層１６との積層であり、第２のＴｉ薄
膜層１４ｂとＡｕ薄膜層１６の間には、図１（ｃ）のよ
うにＴｉＡｕ合金層１７を有している。さらにＡｕ薄膜
層１６の上に配線金属であるめっきＡｕ層１８を備え
る。
【００４１】図１（ｃ）は、図１（ａ）のＢ−Ｂのベー
スパッド４の構造を示す断面図である。半導体基板７上
に形成した絶縁膜２２と、この絶縁膜２２の上に、第１
のＴｉ薄膜層１４ａと、バリアメタルとなるＴｉＮ薄膜
層１５と、第２のＴｉ薄膜層１４ｂとＡｕ薄膜層１６と
を順に積層し、この第２のＴｉ薄膜層１４ｂとＡｕ薄膜
層１６の間にはＴｉＡｕ合金層１７を有し、さらにその
上層にめっき金属層１８を備えている。ここまではＡ−
Ａ断面で説明したメタルシリサイド層１１より上層にあ
る電極構造と同一である。異なるところは、めっき金属
層１８表面にボンディングしたＡｕワイヤ６を備えてい
る点である。
【００４２】なお、本発明の半導体基板は、Ｓｉに限ら
ずＧａＡｓ、ＧａＮ、ＩｎＰの半導体材料であってもよ
い。
【００４３】また、第１および第２のＴｉ薄膜層１４ａ
と１４ｂとの膜厚は、密着強度と成膜装置の膜厚ばらつ
き能力を考慮して、その下限値は１０ｎｍ以上が望まし
い。バリアメタルとなるＴｉＮ薄膜層１５の膜厚は、バ
リア効果を持たせるために下限値は４０ｎｍとし、後工
程のエッチング加工生産性を考慮して上限値は２００ｎ
ｍが望ましい。Ａｕ薄膜層１６の膜厚は、下地の第２の
Ｔｉ薄膜層１４ｂへの合金化とエッチング加工生産性を
考慮して２０ｎｍから１００ｎｍの範囲であることが望
ましい。
【００４４】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
【００４５】図２（ａ）〜（ｅ）は、本発明の半導体装
置シリコン・バイポーラトランジスタのベースおよびエ
ミッタ部の耐熱電極の製造工程を示す断面図である。な
お、ベースパッド４およびエミッタパッド５は、これと
同時に形成しており、同一電極構造であるので図示しな
い。
【００４６】図２（ａ）は本発明の耐熱電極を形成する
前の段階を示す断面図である。シリコン基板２１表面に
被覆した厚み５０ｎｍから１５０ｎｍのＳｉＯ2と厚み
１００ｎｍから３００ｎｍのＳｉＮからなる絶縁膜２２
に開口幅０．５μｍのベースコンタクト２３とエミッタ
コンタクト２４を形成し、ベースコンタクト２３のシリ
コン基板２１表面およびエミッタコンタクト２４上のポ
リシリコン膜１３表面には、オーミックコンタクト層と
して厚み１５ｎｍのＰｔシリサイド層１１を形成した。
以上は、寸法や厚みを除いてはシリコン・バイポーラト
ランジスタの代表的な構造を示すものである。次に図２
（ｂ）について説明する。
【００４７】図２（ｂ）は、本発明の耐熱電極２０を堆
積した状態を示す断面図である。図において、ＴｉとＡ
ｕのターゲット材を付帯したＲＦマグネトロンスパッタ
装置を用い、第１のＴｉ薄膜層１４ａ、ＴｉＮ薄膜層１
５、第２のＴｉ薄膜層１４ｂ、Ａｕ薄膜層１６を、この
順に同一真空系内でスパッタ蒸着した。スパッタ条件
は、ＲＦパワーはＴｉ膜、ＴｉＮ膜が２ｋＷから３ｋ
Ｗ、Ａｕは１ｋＷから２ｋＷ、スパッタ時圧力０．５〜
１．０Ｐａ、トータル・ガス流量５０ｓｃｃｍから１０
０ｓｃｃｍ、ガス種はＴｉ膜およびＡｕ膜の形成時に
は、Ａｒガスを、ＴｉＮ膜の形成時にはＡｒ＋Ｎ2ガス
を用いた。ＴｉXＮY膜のＸ／Ｙ分子比率の制御に関して
は、従来技術で触れたとおり、ＡｒガスとＮ2ガスの組
成比に依存する。ＴｉＮ膜を形成するには、ＴｉXＮY膜
のＸ／Ｙ分子比率が１となるガス組成比（Ｎ2／Ａｒ＋
Ｎ2）を最滴化する必要がある。このガス組成比は、ス
パッタの装置や方式、その他のスパッタ条件により異な
るが、およそ２０％から６０％の範囲にあり、ここでは
４５％Ｎ2の条件で最適化した。以上の条件における各
薄膜の１分間あたりの堆積速度は、Ｔｉ＝１５ｎｍ、Ｔ
ｉＮ＝４ｎｍ、Ａｕ＝１１ｎｍであった。このように４
層からなる耐熱電極を半導体基板２１上に堆積したあ
と、第２のＴｉ薄膜層１４ｂとＡｕ薄膜層１６との界面
にＴｉＡｕ合金層１７を形成するために、温度３００℃
から４５０℃の範囲でかつＮ2あるいはＡｒガス雰囲気
下で３０分間の熱処理をした。
【００４８】図２（ｃ）は配線金属となるＡｕの形成を
示す断面図である。図２（ｃ）において、通常のホトレ
ジストプロセスを使って塗布、露光、現像し、ホトレジ
スト膜２５のパターンをベースコンタクト２３上とエミ
ッタコンタクト２４上に形成した。ホトレジスト膜２５
の開口パターンの寸法幅は１．０μｍ、ホトレジスト膜
２５の厚みを２．０μｍとした。このあと１１０℃のＮ
2ガス雰囲気下にあるオーブン内で３０分間ベークし、
電解めっき法によりホトレジスト膜２５を開口した領域
のみ厚み１．６５μｍのめっきＡｕを堆積した。狙いと
するめっき膜厚値は、後工程のエッチングで除去する目
減り量を考慮して決めた。
【００４９】この電解めっきは、シリコン基板２１を陰
極にし、そのための電流経路には、前工程でスパッタ蒸
着したＡｕ薄膜１６を利用した。また、めっき液は亜硫
酸ナトリウム水溶液を主体に亜硫酸金錯塩を含有した液
を４５℃に加温して使った。シリコン基板２１への印加
電流は定電流電源により制御し、電流密度を２−５ｍＡ
／ｃｍ2とした。
【００５０】このあとの工程では図２（ｄ）に示すよう
に、電解めっきのマスクに使用したホトレジスト膜は有
機溶剤を使って剥離、除去した。出来上がった配線Ａｕ
は、ホトレジスト膜パターンの開口幅に倣って形成さ
れ、幅１．０μｍ、間隔１．０μｍであった。
【００５１】配線Ａｕ１８直下以外の耐熱電極２０は不
要であるから、これをエッチング除去する。ＲＦマグネ
トロン型反応性イオンエッチング装置を用いて、１３．
５６ＭＨｚ、ＲＦパワーは０．５ｋＷから２ｋＷ、エッ
チング時圧力１０ｍＴｏｒｒ以下に保ち、塩素系ガスと
ＣXＦY系ガスによりエッチング加工した。
【００５２】このときの各種被膜の１分間あたりのエッ
チング速度は、Ａｕ＝４０ｎｍから８０ｎｍ〜２００ｎ
ｍ、Ｔｉ＝〜２００ｎｍ、ＴｉＮ＝〜１８０ｎｍであっ
た。この耐熱電極２０のエッチング除去は、配線Ａｕ１
８をマスクにしていることから、当然のごとく配線Ａｕ
１８もエッチング後退する。この配線Ａｕ１８の後退量
は、各被膜の膜厚構成によるが、およそ１５０ｎｍまで
の範囲である。したがってエッチング前１．６５μｍ厚
みの配線Ａｕ１８は、エッチング後には約１．５μｍに
なる。
【００５３】以上、説明したエッチング条件で不要な耐
熱電極の部分を除去し、図２（ｅ）に示す半導体装置を
得る。
【００５４】次に、本発明の第２の実施例について図面
を参照して説明する。
【００５５】図３は本発明の第２の実施例の耐熱電極２
０構造を示した断面図である。図において、下層から順
に第１のＴｉ薄膜層１４ａ、ＴｉXＮY薄膜層１５ａ、Ｔ
ｉＮ薄膜層１５、ＴｉXＮY薄膜層１５ｂ、第２のＴｉ薄
膜層１４ｂ、Ａｕ薄膜層１６を堆積する。図４は本発明
のＴｉXＮY薄膜層１５ａ、１５ｂを有する耐熱電極２０
の形成条件を示すタイムチャートである。以下にその詳
細を説明する。
【００５６】図４に記載した使用ターゲットとは、成膜
するための原料であり、第１および第２のＴｉ薄膜層１
４ａ、１４ｂ、ＴｉXＮY薄膜層１５ａ、１５ｂ、そして
ＴｉＮ薄膜層１５に関しては、全てチタン（Ｔｉ）ター
ゲットを使い、Ａｕ薄膜層１６には金（Ａｕ）ターゲッ
トを使う。またシャッターとは、これらターゲットに対
向配置した遮蔽板のことであり、＼はシャッターを閉じ
ていることを示し、試料であるシリコン基板２１にスパ
ッタ分子が被着、堆積しないことを意味する。これとは
逆にレ（チェック）マークはシャッターを開け、成膜状
態にあることを意味する。
【００５７】まず、第１ステップではシャッターを閉じ
た状態でＡｒガス比率が１００％になるようにして、こ
れを成膜室（図示しない）に投入する。プラズマ放電さ
せ、ガスが安定する段階で、シャッターを開け、第２ス
テップへ移り、第１のＴｉ薄膜層１４ａを形成する。
【００５８】所定の時間が経過したところで、第３ステ
ップに移り、Ａｒガスを１００％から８０％へ減少さ
せ、これと同時にＮ2ガスの比率が２０％になるように
する。８０％Ａｒ＋２０％Ｎ2の混合ガス量が安定する
段階で、シャッターを開け、第４ステップに移る。この
段階で先に堆積した第１のＴｉ薄膜層１４ａの上にＴｉ
XＮY薄膜層１５ａを堆積する。所定の時間が経過したと
ころで、第５ステップに移り、Ａｒガス比率を５５％ま
で下げ、これとは逆にＮ2ガス比率を４５％まで上げ
る。ガス量が安定したところで再びシャッターを開け、
第６ステップに移り、ＴｉXＮY薄膜層１５ａの上にＴｉ
Ｎ薄膜層１５を成膜する。
【００５９】以降のＴｉXＮY薄膜層１５ｂ、第２のＴｉ
薄膜層１４ｂの成膜については、それまでのステップと
は逆の要領で段階的にＡｒ比率を上げていくことで達成
できる。
【００６０】最終層のＡｕ薄膜層１６の成膜は、ターゲ
ットをＴｉターゲットのシャッターーを閉じ、代わって
Ａｕターゲットを使って、Ａｒガスのみで所定時間、ス
パッタ蒸着をする。
【００６１】以上の方法はあくまで一例であり、第１の
Ｔｉ薄膜層１４ａとＴｉＮ薄膜層１５との間に介在させ
るＴｉXＮY薄膜層のＸ／Ｙ比率を制御するためにＡｒと
Ｎ2の混合比率を変えたり、Ｘ／Ｙ比率の異なるＴｉXＮ
Y薄膜層を２層以上介在することは可能である。
【００６２】
【発明の効果】第１の効果は、半導体装置の組立て工程
において、チップマウント時の３００℃から４５０℃の
高温処理に対して耐熱性があり、ワイヤボンディング時
のパッド部の密着強度が高く、パッド部の剥離を防止で
きる点である。
【００６３】その理由は、配線Ａｕの下地に同質のＡｕ
薄膜層を介して配線Ａｕとの密着を高めたこと、ＴｉＡ
ｕ合金層により密着を堅固にしたことである。また、第
１のＴｉ薄膜層とＴｉＮ薄膜層の間にＴｉXＮY薄膜層を
介在させ、応力緩和を図ったこと、である。
【００６４】第２の効果は、厚膜の配線Ａｕを形成する
ことができ、厚膜配線を必要とする半導体装置への利用
が広がる点である。
【００６５】その理由は、耐熱電極の最上層にＡｕ薄膜
層を積層することにより、これを電流経路にし、厚膜の
電解めっきが可能となり、かつ良質なＡｕめっきができ
るからである。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の半導体装置の耐熱
電極を示す平面図および断面図である。
【図２】（ａ）〜（ｅ）は、本発明の半導体装置である
シリコン・バイポーラトランジスタのベース部およびエ
ミッタ部の耐熱電極の製造工程を示す断面図である。
【図３】本発明の他の実施の形態例として示した耐熱電
極の断面図である。
【図４】本発明の耐熱電極の形成条件を示すタイムチャ
ートである。
【図５】従来の耐熱電極におけるＡｕワイヤの剥離現象
を示す断面図である。
【符号の説明】
１ Ｔｒチップ ２ ベース配線 ３ エミッタ配線 ４ ベースパッド ５ エミッタパッド ６ Ａｕワイヤ ７ 半導体基板 １１ メタルシリサイド層 １３ ポリシリコン膜 ２２ 絶縁膜 １４ａ 第１のＴｉ薄膜層（下層） １４ｂ 第２のＴｉ薄膜層（上層） １５，２８ ＴｉＮ薄膜層 １５ａ，１５ｂ ＴｉXＮY薄膜層 １６ Ａｕ薄膜層 １７ ＴｉＡｕ合金層 １８ 配線Ａｕ層またはめっきＡｕ層 １９ ボンディング ２０ 耐熱電極 ２６ Ｐｔ薄膜層

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子上に形成したメタルシリサイ
    ドおよび／又は絶縁膜上に、第１のＴｉ薄膜と、ＴｉＮ
    薄膜と、第２のＴｉ薄膜と、Ａｕ薄膜との積層を有する
    ことを特徴とする半導体装置の耐熱電極。
  2. 【請求項２】 第２のＴｉ薄膜とＡｕ薄膜との間にＴｉ
    Ａｕ合金層を介在させた請求項１に記載の半導体装置の
    耐熱電極。
  3. 【請求項３】 第１のＴｉ薄膜とＴｉＮ薄膜との間に少
    なくとも１層以上のＴｉXＮY薄膜を有する請求項１に記
    載の半導体装置の耐熱電極。
  4. 【請求項４】 Ｔｉ薄膜の厚みは、１０ｎｍ以上，１０
    ０ｎｍ以下、ＴｉＮ薄膜の厚みは、１０ｎｍ以上，２０
    ０ｎｍ以下、Ａｕ薄膜の厚みは２０ｎｍ以上，１００ｎ
    ｍ以下の範囲である請求項１に記載の半導体装置の耐熱
    電極。
  5. 【請求項５】 ＴｉXＮY薄膜は、反応性スパッタによる
    第１のＴｉ薄膜からＴｉＮ薄膜、ＴｉＮ薄膜から第２の
    Ｔｉ薄膜への成膜過程において、ＡｒガスとＮ2ガスの
    混合比率を段階的に変化させ、Ｘ／Ｙ分子組成比を制御
    して形成されたものである請求項３に記載の半導体装置
    の耐熱電極。
  6. 【請求項６】 半導体素子上のメタルシリサイドおよび
    ／又は絶縁膜上に、第１のＴｉ薄膜と、少なくとも１層
    以上のＴｉXＮY薄膜と、ＴｉＮ薄膜と、第２のＴｉ薄膜
    と、Ａｕ薄膜とを順次に積層する半導体装置の耐熱電極
    の製造方法であって、 ＴｉXＮY薄膜は、反応性スパッタによる第１のＴｉ薄膜
    からＴｉＮ薄膜及びＴｉＮ薄膜から第２のＴｉ薄膜への
    成膜処理の過程で、ＡｒガスとＮ2ガスの混合比率を段
    階的に変化させ、Ｘ／Ｙ分子組成比を制御して形成する
    ことを特徴とする半導体装置の耐熱電極の製造方法。
  7. 【請求項７】 半導体素子上のメタルシリサイドおよび
    ／又は絶縁膜上に、第１のＴｉ薄膜と、ＴｉＮ薄膜と、
    第２のＴｉ薄膜と、ＴｉＡｕ合金層と、Ａｕ薄膜とを順
    次積層する半導体装置の耐熱電極の製造方法であって、 ＴｉＡｕ合金層は、３００℃〜４５０℃の範囲でシンタ
    リングすることによって形成するものであることを特徴
    とする半導体装置の耐熱電極の製造方法。
JP9297314A 1997-10-29 1997-10-29 半導体装置の耐熱電極およびその製造方法 Expired - Fee Related JP2965015B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9297314A JP2965015B2 (ja) 1997-10-29 1997-10-29 半導体装置の耐熱電極およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9297314A JP2965015B2 (ja) 1997-10-29 1997-10-29 半導体装置の耐熱電極およびその製造方法

Publications (2)

Publication Number Publication Date
JPH11135547A JPH11135547A (ja) 1999-05-21
JP2965015B2 true JP2965015B2 (ja) 1999-10-18

Family

ID=17844915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9297314A Expired - Fee Related JP2965015B2 (ja) 1997-10-29 1997-10-29 半導体装置の耐熱電極およびその製造方法

Country Status (1)

Country Link
JP (1) JP2965015B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
JP4773821B2 (ja) * 2005-12-26 2011-09-14 アルプス電気株式会社 静電容量型圧力センサ及びその製造方法
JP5176771B2 (ja) * 2008-08-14 2013-04-03 信越半導体株式会社 縦型熱処理装置及び熱処理方法
CN103401053B (zh) * 2013-07-31 2015-07-08 天津大学 一种具有较厚Au电极的制备方法
CN103401052B (zh) * 2013-07-31 2015-10-07 天津大学 一种TiO2/TiO2Au/Au结构Au电极的制备方法

Also Published As

Publication number Publication date
JPH11135547A (ja) 1999-05-21

Similar Documents

Publication Publication Date Title
JP2839579B2 (ja) 半導体装置及びその製造方法
US20030025202A1 (en) Semiconductor device having an external electrode
WO2002037567A1 (fr) Element de condensateur et procede de production associe
US5911857A (en) Method for forming metal wiring of semiconductor devices
KR101042882B1 (ko) 전극 콘택트 구조 및 그 제조방법
JP2965015B2 (ja) 半導体装置の耐熱電極およびその製造方法
JPH0653408A (ja) Ｍｏｍ容量素子
JPH0964050A (ja) 半導体素子およびその製造方法
JP2615608B2 (ja) 半導体装置の製造方法
JPH05206301A (ja) 金属の埋め込み構造およびその製造方法
JP2655504B2 (ja) 半導体集積回路装置及びその製造方法
JPH1065110A (ja) マイクロ波半導体集積回路及びその製造方法
JP4783833B2 (ja) 半導体装置
JP2819821B2 (ja) 薄膜半導体装置の製造方法
JP3700322B2 (ja) 半導体装置及びその製造方法
JPH04256313A (ja) 半導体装置の製造方法
JP3950889B2 (ja) コンタクトホール充填方法
JPH08188869A (ja) 半導体素子の金属薄膜形成方法及びガスセンサの製造方法
US20230170111A1 (en) Improved nickel chromium aluminum thin film resistor
JPH1116910A (ja) 半導体装置およびその製造方法
JP2001035854A (ja) 膜の形成方法および電極あるいは配線の形成方法
JP2742686B2 (ja) 半導体装置
JPH1079358A (ja) スパッタ法
JP3329148B2 (ja) 配線形成方法
JPH0691096B2 (ja) 半導体装置における多層電極の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees