JPH0236054B2 - - Google Patents
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- JPH0236054B2 JPH0236054B2 JP60000870A JP87085A JPH0236054B2 JP H0236054 B2 JPH0236054 B2 JP H0236054B2 JP 60000870 A JP60000870 A JP 60000870A JP 87085 A JP87085 A JP 87085A JP H0236054 B2 JPH0236054 B2 JP H0236054B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体薄膜結晶層の製造方法に係わ
り、特に基板結晶から延在した絶縁膜上の半導体
薄膜を電子ビームアニールによつて単結晶化する
半導体薄膜結晶層の製造方法に関する。
り、特に基板結晶から延在した絶縁膜上の半導体
薄膜を電子ビームアニールによつて単結晶化する
半導体薄膜結晶層の製造方法に関する。
（発明の技術的背景とその問題点）
近年、集積回路の集積度は益々高密度化する傾
向にあり、このため能動素子及び配線の微細化が
追及されている。しかし、これらの微細化にも限
界があり、さらに高速化の要請から並列処理機能
を拡大する必要があり、能動素子の立体配列化、
所謂３次元ICが検討されている。この３次元IC
を実現する要素技術の重要なものとして、絶縁膜
上に方位の制御された半導体単結晶膜を形成する
技術がある。
向にあり、このため能動素子及び配線の微細化が
追及されている。しかし、これらの微細化にも限
界があり、さらに高速化の要請から並列処理機能
を拡大する必要があり、能動素子の立体配列化、
所謂３次元ICが検討されている。この３次元IC
を実現する要素技術の重要なものとして、絶縁膜
上に方位の制御された半導体単結晶膜を形成する
技術がある。
絶縁膜上に半導体単結晶膜を形成する技術の一
つとして、第３図に示すような方法が提案されて
いる。この方法では、シリコン基板１１上に開孔
１３を持つ絶縁膜１２を形成し、続いて多結晶若
しくは非結晶のシリコン薄膜１４を全面に形成す
る。次いで、これを電子ビーム或いはレーザビー
ムで順次溶融・固化していくことによつて、ビー
ム照射された部分を単結晶化する。この場合、開
孔部１３は基板シリコン１１と接続しているため
に、この接続部分の方位情報を絶縁膜１２上の単
結晶膜に与えている。
つとして、第３図に示すような方法が提案されて
いる。この方法では、シリコン基板１１上に開孔
１３を持つ絶縁膜１２を形成し、続いて多結晶若
しくは非結晶のシリコン薄膜１４を全面に形成す
る。次いで、これを電子ビーム或いはレーザビー
ムで順次溶融・固化していくことによつて、ビー
ム照射された部分を単結晶化する。この場合、開
孔部１３は基板シリコン１１と接続しているため
に、この接続部分の方位情報を絶縁膜１２上の単
結晶膜に与えている。
ところが、実際にはシード部（接続部）の熱抵
抗が小さいため、絶縁膜１２上のシリコン層が溶
けてもシード部が溶けない場合、またはシード部
を十分溶かすと絶縁膜１２上のシリコンが飛んで
しまう場合がある。そこで、第４図に示すように
シリコン薄膜１４上に絶縁膜より成るキヤツプ層
１５を形成しておく方法が提案されている。ま
た、このままでは熱が局在化しすぎること、及び
重ね合わせたアニールを行う場合に前のアニール
の影響が残つてしまう場合が生ずることがあり、
このために第５図に示す如くタングステン等の高
融点金属膜１７をキヤツプ層１５上に形成する方
法もある。この場合、高融点金属膜１７上から電
子ビームアニールを行うことによつて、良好なシ
ードエピタキシーを行うことができる。
抗が小さいため、絶縁膜１２上のシリコン層が溶
けてもシード部が溶けない場合、またはシード部
を十分溶かすと絶縁膜１２上のシリコンが飛んで
しまう場合がある。そこで、第４図に示すように
シリコン薄膜１４上に絶縁膜より成るキヤツプ層
１５を形成しておく方法が提案されている。ま
た、このままでは熱が局在化しすぎること、及び
重ね合わせたアニールを行う場合に前のアニール
の影響が残つてしまう場合が生ずることがあり、
このために第５図に示す如くタングステン等の高
融点金属膜１７をキヤツプ層１５上に形成する方
法もある。この場合、高融点金属膜１７上から電
子ビームアニールを行うことによつて、良好なシ
ードエピタキシーを行うことができる。
しかしながら、この種の方法にあつては次のよ
うな問題点があつた。即ち、電子ビームアニール
による急激な熱歪みが発生するため、タングステ
ン薄膜形成前の前処理等の条件によつては、アニ
ール中にタングステン膜が剥がれ、それにビーム
が当たることによつてタングステンの逃散が生ず
る。また、アニール条件、特に電流の最大値がこ
れによつて律速される場合があり、高融点金属膜
付着の効果は認められるものの、いま一つの改良
が必要があつた。
うな問題点があつた。即ち、電子ビームアニール
による急激な熱歪みが発生するため、タングステ
ン薄膜形成前の前処理等の条件によつては、アニ
ール中にタングステン膜が剥がれ、それにビーム
が当たることによつてタングステンの逃散が生ず
る。また、アニール条件、特に電流の最大値がこ
れによつて律速される場合があり、高融点金属膜
付着の効果は認められるものの、いま一つの改良
が必要があつた。
本発明は上記事情を考慮してなされたもので、
その目的とするところは、電子ビームアニールに
おける高融点金属膜の剥がれ及び飛散を防止する
ことができ、良好なビームアニールを行い得る半
導体薄膜結晶層の製造方法を提供することにあ
る。
その目的とするところは、電子ビームアニールに
おける高融点金属膜の剥がれ及び飛散を防止する
ことができ、良好なビームアニールを行い得る半
導体薄膜結晶層の製造方法を提供することにあ
る。
本発明の骨子は、キヤツプ層としての絶縁膜と
タングステン等の高融点金属との間にチタンを介
在させることにより、絶縁膜と高融点金属との密
着性を向上させることにあり、さらに上記高融点
金属の代りに該金属とチタンとの合金膜を用いる
ことにある。
タングステン等の高融点金属との間にチタンを介
在させることにより、絶縁膜と高融点金属との密
着性を向上させることにあり、さらに上記高融点
金属の代りに該金属とチタンとの合金膜を用いる
ことにある。
即ち本発明は、半導体薄膜結晶層の製造方法に
おいて、シリコン基板上に帯状の開口部を有する
第１の絶縁膜を形成したのち、全面に多結晶若し
くは非晶質のシリコン薄膜を形成し、次いでこの
シリコン薄膜上に第２の絶縁膜、チタン膜及び高
融点金属膜を順次形成し、しかるのち電子ビーム
アニールによつて上記シリコン薄膜を単結晶する
ようにした方法である。
おいて、シリコン基板上に帯状の開口部を有する
第１の絶縁膜を形成したのち、全面に多結晶若し
くは非晶質のシリコン薄膜を形成し、次いでこの
シリコン薄膜上に第２の絶縁膜、チタン膜及び高
融点金属膜を順次形成し、しかるのち電子ビーム
アニールによつて上記シリコン薄膜を単結晶する
ようにした方法である。
また本発明は、上記方法において、高融点金属
膜とチタン膜との２層の代りにチタンと高融点金
属との合金膜を用いるようにした方法である。
膜とチタン膜との２層の代りにチタンと高融点金
属との合金膜を用いるようにした方法である。
本発明によれば、チタンの存在により、熱分散
のためのタングステン等の高融点金属の密着性が
強化されるため、急激な熱ストレスのための膜の
剥がれがなくなる。このため、ビームアニールの
最適条件を広げることができる。また、シード部
のチタン及び高融点金属膜或いはチタン・高融点
金属合金膜を除去することによつて、熱を優先的
にシード部に与えることができる。このため、ア
ニール条件の最適化がより一層容易となり、また
良好なシードエピタキシーを期待することができ
る。
のためのタングステン等の高融点金属の密着性が
強化されるため、急激な熱ストレスのための膜の
剥がれがなくなる。このため、ビームアニールの
最適条件を広げることができる。また、シード部
のチタン及び高融点金属膜或いはチタン・高融点
金属合金膜を除去することによつて、熱を優先的
にシード部に与えることができる。このため、ア
ニール条件の最適化がより一層容易となり、また
良好なシードエピタキシーを期待することができ
る。
以下、本発明の詳細を図示の実施例によつて説
明する。
明する。
第１図ａ〜ｄは本発明の一実施例方法に係わる
シリコン単結晶薄膜製造工程を示す断面図であ
る。まず、第１図ａに示す如く単結晶シリコン基
板１１上に厚さ0.5〜２［μｍ］の層間絶縁膜１２
を形成した。ここで、基板１１には第１層能動素
子２０、例えばゲート電極２１、ゲート酸化膜２
２及びソース・ドレイン２３ａ，２３ｂ等からな
るMOSトランジスタが形成されているものとす
る。また、層間絶縁膜１２は、LPCVD法やスパ
ツタ法等で形成する。本実施例では、上層デバイ
ス形成のためのSOI層が平坦であることが好まし
いため、バイアススパツタ法を用いた。
シリコン単結晶薄膜製造工程を示す断面図であ
る。まず、第１図ａに示す如く単結晶シリコン基
板１１上に厚さ0.5〜２［μｍ］の層間絶縁膜１２
を形成した。ここで、基板１１には第１層能動素
子２０、例えばゲート電極２１、ゲート酸化膜２
２及びソース・ドレイン２３ａ，２３ｂ等からな
るMOSトランジスタが形成されているものとす
る。また、層間絶縁膜１２は、LPCVD法やスパ
ツタ法等で形成する。本実施例では、上層デバイ
ス形成のためのSOI層が平坦であることが好まし
いため、バイアススパツタ法を用いた。
次いで、第１図ｂに示す如く上層活性領域とな
る所定単位のトランジスタ領域を囲むように下地
基板に達する開孔部１３を設ける。この開孔部３
は、ラテラルエピタキシーが良好に進行するため
には、テーパを付けた方が好ましいことが実験的
に確認されている。
る所定単位のトランジスタ領域を囲むように下地
基板に達する開孔部１３を設ける。この開孔部３
は、ラテラルエピタキシーが良好に進行するため
には、テーパを付けた方が好ましいことが実験的
に確認されている。
次いで、第１図ｃに示す如くLPCVD法によつ
て、SOI層となるべき多結晶シリコン膜（シリコ
ン薄膜）１４を0.7［μｍ］の厚さに形成する。続
いて、電子ビームアニールのためのキヤツプ層と
して、シリコン酸化膜若しくはシリコン窒化膜等
の絶縁膜１５を0.1〜0.3［μｍ］の厚さに形成す
る。これは、通常のLPCVD法によつた。
て、SOI層となるべき多結晶シリコン膜（シリコ
ン薄膜）１４を0.7［μｍ］の厚さに形成する。続
いて、電子ビームアニールのためのキヤツプ層と
して、シリコン酸化膜若しくはシリコン窒化膜等
の絶縁膜１５を0.1〜0.3［μｍ］の厚さに形成す
る。これは、通常のLPCVD法によつた。
次いで、第１図ｄに示す如く全面にチタン膜１
６を500〜2000［Å］、タングステン膜１７を500〜
3000［Å］の厚さに、連続的にスパツタにより形
成した。続いて、疑似線状電子ビーム１８による
アニールを行つた。
６を500〜2000［Å］、タングステン膜１７を500〜
3000［Å］の厚さに、連続的にスパツタにより形
成した。続いて、疑似線状電子ビーム１８による
アニールを行つた。
ここで、チタン膜１６のない場合には、加速電
圧12［KeV］で１［ｍＡ］以上のアニール条件で
はタングステン膜１７の逃散が認められたが、チ
タン膜１６を絶縁膜１５とタングステン膜１７と
の間に設けることにより、2.0［ｍＡ］程度までも
増加してもタングステン膜１７の逃散は生じなか
つた。電子ビームアニール条件は下層デバイスへ
の影響をできる限り小さくすることが必要なの
で、ビーム電流を必要以上に上げることは避ける
必要があるが、タングステンの逃散する限界電流
を上げることはシード部と活性部のような熱抵抗
の異なる領域を同一のビーム走査でアニールして
ラテラルエピタキシを得るための最適条件を得や
すくする目的のためには非常に有効である。
圧12［KeV］で１［ｍＡ］以上のアニール条件で
はタングステン膜１７の逃散が認められたが、チ
タン膜１６を絶縁膜１５とタングステン膜１７と
の間に設けることにより、2.0［ｍＡ］程度までも
増加してもタングステン膜１７の逃散は生じなか
つた。電子ビームアニール条件は下層デバイスへ
の影響をできる限り小さくすることが必要なの
で、ビーム電流を必要以上に上げることは避ける
必要があるが、タングステンの逃散する限界電流
を上げることはシード部と活性部のような熱抵抗
の異なる領域を同一のビーム走査でアニールして
ラテラルエピタキシを得るための最適条件を得や
すくする目的のためには非常に有効である。
かくして本実施例方法によれば、絶縁膜１５と
タングステン膜１７との間にチタン膜１６を設け
ることによつてタングステンの飛散をまねくこと
なく、良好なビームアニールを行うことができ
る。このため、３次元IC等の製造に極めて有効
である。
タングステン膜１７との間にチタン膜１６を設け
ることによつてタングステンの飛散をまねくこと
なく、良好なビームアニールを行うことができ
る。このため、３次元IC等の製造に極めて有効
である。
第２図は他の実施例方法を説明するための断面
図である。
図である。
先に説明した実施例では、前の履歴を消失せし
めるために、多結晶シリコン膜１４上に、絶縁膜
１５、チタン膜１６及びタングステン膜１７を全
面一様に付着したが、吸収するエネルギーをシー
ド部のみ多くすることにより更に良好なラテラル
エピタキシーが可能にある。この点に着目して本
実施例では前記第１図ｄに示したような構造を形
成したのち、第２図に示す如くシード部１３上の
チタン膜１６及びタングステン膜１７を除去す
る。ここで、タングステンは、フツ硝酸系のエツ
チング液或いはフレオンガス中でのドライエツチ
ングによつて除去することができる。
めるために、多結晶シリコン膜１４上に、絶縁膜
１５、チタン膜１６及びタングステン膜１７を全
面一様に付着したが、吸収するエネルギーをシー
ド部のみ多くすることにより更に良好なラテラル
エピタキシーが可能にある。この点に着目して本
実施例では前記第１図ｄに示したような構造を形
成したのち、第２図に示す如くシード部１３上の
チタン膜１６及びタングステン膜１７を除去す
る。ここで、タングステンは、フツ硝酸系のエツ
チング液或いはフレオンガス中でのドライエツチ
ングによつて除去することができる。
このような形状をとることによつて、最も熱の
逃げやすいシード部においては、タングステン膜
１７がないため、熱が分散することがなく、より
良好なシーデイングラテラルエピタキシーが可能
となる。
逃げやすいシード部においては、タングステン膜
１７がないため、熱が分散することがなく、より
良好なシーデイングラテラルエピタキシーが可能
となる。
なお、本発明は上述した各実施例方法に限定さ
れるものではない。前記実施例では熱分散のため
の金属膜として、チタン膜とタングステン膜との
２層膜を用いたが、タングステンの密着性向上の
ために開発され、且つスパツタターゲツトとして
市販もされているＷ−10％Ti合金等のＷ−Ti合
金を用いても同様の効果が期待できる。また、融
点の点ではタングステンが勝るものの加工性の点
ではモリブデンが優れており、場合によつてはチ
タン膜とモリブデン膜との２層構造を用いても同
様の効果が期待できる。また、多結晶シリコンの
代りに、非晶質シリコンを用いることも可能であ
る。さらに、ビームアニール時の加速電圧やビー
ム電流等の条件は、仕様に応じて適宜変更可能で
ある。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
れるものではない。前記実施例では熱分散のため
の金属膜として、チタン膜とタングステン膜との
２層膜を用いたが、タングステンの密着性向上の
ために開発され、且つスパツタターゲツトとして
市販もされているＷ−10％Ti合金等のＷ−Ti合
金を用いても同様の効果が期待できる。また、融
点の点ではタングステンが勝るものの加工性の点
ではモリブデンが優れており、場合によつてはチ
タン膜とモリブデン膜との２層構造を用いても同
様の効果が期待できる。また、多結晶シリコンの
代りに、非晶質シリコンを用いることも可能であ
る。さらに、ビームアニール時の加速電圧やビー
ム電流等の条件は、仕様に応じて適宜変更可能で
ある。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
第１図ａ〜ｄは本発明の一実施例方法に係わる
単結晶シリコン薄膜製造工程を示す断面図、第２
図は他の実施例方法を説明するための断面図、第
３図乃至第５図はそれぞれ従来方法を説明するた
めの断面図である。 １１……単結晶シリコン基板、１２……層間絶
縁膜、１３……開孔部、１４……多結晶シリコン
膜（シリコン薄膜）、１５……絶縁膜（キヤツプ
層）、１６……チタン膜、１７……タングステン
膜（高融点金属膜）。
単結晶シリコン薄膜製造工程を示す断面図、第２
図は他の実施例方法を説明するための断面図、第
３図乃至第５図はそれぞれ従来方法を説明するた
めの断面図である。 １１……単結晶シリコン基板、１２……層間絶
縁膜、１３……開孔部、１４……多結晶シリコン
膜（シリコン薄膜）、１５……絶縁膜（キヤツプ
層）、１６……チタン膜、１７……タングステン
膜（高融点金属膜）。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板上に帯状の開口部を有する第１
の絶縁膜を形成する工程と、次いで全面に多結晶
若しくは非晶質のシリコン薄膜を形成する工程
と、上記シリコン薄膜上に第２の絶縁膜、チタン
膜及びタングステン或いはモリブデンからなる高
融点金属膜を順次形成する工程と、前記開口部上
のチタン膜及び高融点金属膜を除去する工程と、
次いで電子ビームアニールによつて前記シリコン
薄膜を単結晶化する工程を含むことを特徴とする
半導体薄膜結晶層の製造方法。 ２ シリコン基板上に帯状の開口部を有する第１
の絶縁膜を形成する工程と、次いで全面に多結晶
若しくは非晶質のシリコン薄膜を形成する工程
と、上記シリコン薄膜上に第２の絶縁膜、チタン
とタングステン或いはモリブデンからなる高融点
金属との合金膜を順次形成する工程と、前記開口
部上のチタンと高融点金属の合金膜を除去する工
程と、次いで電子ビームアニールによつて前記シ
リコン薄膜を単結晶化する工程を含むことを特徴
とする半導体薄膜結晶層の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87085A JPS61160924A (ja) | 1985-01-09 | 1985-01-09 | 半導体薄膜結晶層の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87085A JPS61160924A (ja) | 1985-01-09 | 1985-01-09 | 半導体薄膜結晶層の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160924A JPS61160924A (ja) | 1986-07-21 |
| JPH0236054B2 true JPH0236054B2 (ja) | 1990-08-15 |
Family
ID=11485702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP87085A Granted JPS61160924A (ja) | 1985-01-09 | 1985-01-09 | 半導体薄膜結晶層の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160924A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834176B2 (ja) * | 1987-08-21 | 1996-03-29 | 工業技術院長 | 半導体単結晶層の製造方法 |
| GB8925930D0 (en) * | 1989-11-16 | 1990-01-04 | Lucas Ind Plc | Transducer monitoring apparatus and method |
| KR101161456B1 (ko) * | 2005-08-02 | 2012-07-02 | 신덴겐코교 가부시키가이샤 | 이온 주입 마스크 및 그 제조 방법과, 이온 주입 마스크를이용한 탄화규소 반도체 장치 및 그 제조 방법 |
| JP2007042803A (ja) * | 2005-08-02 | 2007-02-15 | Honda Motor Co Ltd | イオン注入マスクおよびその製造方法、並びにイオン注入マスクを用いた炭化珪素半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516425A (en) * | 1978-07-21 | 1980-02-05 | Toshiba Corp | Semiconductor device |
| JPS5671954A (en) * | 1979-11-19 | 1981-06-15 | Seiko Epson Corp | Mos type semiconductor device |
| JPS58139423A (ja) * | 1982-02-15 | 1983-08-18 | Fujitsu Ltd | ラテラルエピタキシヤル成長法 |
-
1985
- 1985-01-09 JP JP87085A patent/JPS61160924A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516425A (en) * | 1978-07-21 | 1980-02-05 | Toshiba Corp | Semiconductor device |
| JPS5671954A (en) * | 1979-11-19 | 1981-06-15 | Seiko Epson Corp | Mos type semiconductor device |
| JPS58139423A (ja) * | 1982-02-15 | 1983-08-18 | Fujitsu Ltd | ラテラルエピタキシヤル成長法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160924A (ja) | 1986-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |