JPH011334A - 誤り訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号の復号化のときに用いる誤り
訂正装置に関するものである。

従来の技術 近年、ディジタルデータの伝送系の信頼性を向上させる
ために、誤り訂正符丹を用いた誤り訂正装置が用いられ
ている。

以下図面を参照しながら上述した従来の誤り訂正装置の
一例について説明する、第５図は従来の誤り訂正装置の
ブロック図、第６図はその動作タイミングを示す波形図
である。第５図において、５０はディジタルデータの入
力端子、５１は前記ディジタルデータの所定のデータ系
列へを記憶するバッフ７メモリ、５２は前記データ系列
へのシンドロームを針環するシンドローム演算回路、５
３は前記シンドローム演算回路５２の演口結果Ｂを入力
し、所定の訂正演輝を行った後、誤り位置、誤り大きさ
を出力する訂正′ｌＦ４ｇ回路、５４は訂正演算回路５
３から出力された前記誤り位置、誤り大きさを入力し、
前記誤り位置信号から得た誤りデータのアドレスを前記
バッフ１メモリ５１にアクセスし、前記データ系列Ａ中
の誤り訂正後、出力りを出力端子５５に出力する訂正処
理回路である。

第６図においで、Ａ、Ｂ、Ｄはそれぞれ第５図における
Ａ、Ｂ、Ｄのタイミングを示す。またＣは訂正演算回路
５３の滴点実行期間、Ｅは１系列のデータ処理期間を表
わす。

このように構成された誤り訂正装置について、以下その
動作を説明する。第５図において、まず、入力端子５０
より入力されたデータ系列Ａはバッファメモリ５１に記
憶されると同時に、シンドローム′ｆＪｉ算回路５２に
入力され、所定のシンドローム演算が行われる。シンド
ローム演算の結果Ｂは訂正演算回路５３に入力され、滴
点実行期間Ｃで所定の誤り訂正復号アルゴリズムにした
がって誤り訂正演算が行われ、誤り位置、誤り大きさを
出力する。

訂正演算回路５３の動作終了後、バッフ７メモリ５１か
ら前記データ系列Ａｔｆｉ読み出され、誤り位置に相当
するデータには誤り大きさが加算され、誤り訂正をした
優、出力りが出力される。

第６図において、１デ一タ系列の語長を３０シンボル、
訂正演輝に必要なステップ数を４０ステツプとすると、
１系列のデータ処理ステップ数は１００ステツプ必要で
ある。マシンクロックを５　Ｍ　Ｈｚと仮定すると、こ
の誤り訂正装置のデータ処理時間は１系列当り最小２０
μｓｅｃ必要である。

発明が解決しようとする問題点 しかしながら上記のような構成では、誤り訂正＆Ｉ？ｆ
のデータ５＋！ＩＪ！！能力は、７シンクロツク数を一
定とすると、データ系列の語長が長くなる程低下し、ま
た訂正演算に要するステップ数が大ぎくなる程低下する
ので、より高度な復号アルゴリズムを用いれば、データ
処ｙＪ！能力は低下することになる。逆にデータ処理能
力をある一定のレベルに保持しようとすると、訂正演算
に要するステップ数に制約がおこってくるという問題点
を有していた。

本光明は上記問題点を解決するもので、同じ規模の回路
構成でデータ処ｌＩ！能力を向上でき、かつ訂正演算ス
テップ数がより多く確保でき、より高度な複号アルゴリ
ズムを用いることができる誤り訂正装置を提供すること
を目的とするものである。

問題点を解決するための手段 上記問題点を解決するために本発明の誤り訂正装置は、
所定の入力ディジタルデータを記憶するメモリと、入力
ディジタルデータの所定のデータ系列のシンドローム演
算を行うシンドローム演算回路と、前記シンドローム演
算回路の出力を記憶するラッチメモリと、前記ラッチメ
モリに蓄えられたシンドローム演算結果を入力し、所定
の誤り訂正演算を行い、誤り位ｒＩｌ信号と誤り大きさ
信号を出力する訂正演算回路と、前記誤り位置信号と誤
り大きさ信号を入力し、前記誤り位置信号から冑た誤り
データのアドレスを前記メモリにアクセスし、誤りデー
タを読み出し、前記誤り大きさと加σした優、出力する
訂正処理回路とを備えたものである。

作用 上記した構成により、所定のデータ系列のシンドローム
演算と誤り訂正演ｑとを並列的に処理することか可能と
なり、はぼ同一回路規模でデータ処理能力は向上し、よ
り高度な復号アルゴリズムを適用できる。

実施例 以下本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例を示す誤り訂正装置のブロッ
ク図である。第１図において、１０はディジタルデータ
の入力端子、１１は前記ディジタルデータの所定のデー
タ系列１０を記憶するバッファメモリ、１２は前記デー
タ系列１ａのシンドローム演算を針筒するシンドローム
演算回路、１３はシンドローム演算回路１２の演算結果
出力１ｂを記憶するラッチメモリ、１４はラッチメモリ
１３に一旦蓄えられた前記シンドローム演算結果のラッ
チ出力１ｃが入力され、所定の訂正演算を行なった後、
誤り位置、誤り大きさを出力する訂正７１＞回路、１５
は前記誤り位置、誤り大きさを入力し、前記誤り位置信
号から得た誤りデータのアドレスを前記バッフ１メモリ
１１にアクセスし、前記データ系列１ａ中の誤りを訂正
後、出力１ｅを出力端子１６に出力する訂正処理回路で
ある。

第２図は第１図の誤り訂正装置の動作タイミングを示す
。第２図において、１ａ、ｌｂ、１ｃ。

１ｅはそれぞれ第１図における１ａ、ｌｂ、ｉｃ。

１ｅのタイミングを示す。また１ｄは訂正演算回路１４
の演算実行期間、１５は１系列のデータ処理期間を表わ
す。

このように構成された誤り訂正装置について、以下第１
図および第２図を用いてその動作を説明する。第１図に
おいて、まず、入力端子１０より入力されたデータ系列
１ａはバッフ１メモリ１１に記憶されると同時に、シン
ドローム演算回路１２に入力され、所定のシンドローム
演算が行なわれる。

シンドローム演算回路１２の演ｐ結果出力１ｂは訂正演
算回路１４のスタート時のタイミングでラッチされ、ラ
ッチメモリ１３に取り込まれる。訂正演算回路１４では
、前記ラッチメモリ１３のラッチ出力１Ｃが入力され、
演算実行期間１ｄで所定の誤り訂正復号アルゴリズムに
したがって誤り訂正演算を行い、誤り位置、誤り大きさ
を出力する。訂正Ｇｏ回路１４の動作終了後、訂正処理
回路１５ではバッフ戸メモリ１７から前記データ系列１
ａが読み出され、誤り位置に相当するデータには誤り大
きさが加算され、誤り訂正をした優、出力１ｅが出力さ
れる。

第２図おいて、１デ一タ系列の語長を３０シンボル、訂
正演口に必要なステップ数を４０ステツプとすると、デ
ータ処理サイクルは１５に示すように７０ステツプとな
り、従来例に比べて３０ステツプ削減でき、データ処理
能力は向上する。

以上のように、第１図の実施例によれば、シンドローム
演算回路１２の演算結果を−Ｈラッチするラッチメモリ
１３を蝿えることにより、シンド０−ム演篩と訂正演算
とを並列的に行わせることが可能となり、従来例とほぼ
同一回路規模でデータ処理能力の向上した誤り訂正装置
が実現できる。

第３図は本発明の他の実施例を承り誤り訂正装置のブロ
ック図である。第３図において、２０はディジタルデー
タの入力端子、２１は出き込みアドレス入力端子、２２
は書き込み要求信号入力端子、２３は３ステートバツフ
ア、２４は主メモリ、２５はシンドローム演算回路、２
６はフラグ処理回路、２７はラッチ回路、２８は訂正演
算回路、２９は訂正フラグ回路、３０はタイミング元止
回路、３１はアドレスセレクタ、３２は出力データのラ
ッチ回路、３３はディジタルデータ出力端子、３４は読
み出しアドレス入力端子、３５は読み出し要求信号入力
端子である。また２ａは主メモリ２４の入出力信号、２
ｂは主メモリ２４の古き込み読み出し制ａｉｍ号、２Ｇ
は訂正系列のレベルを表わすレベル信号、２ｄはシンド
ローム演算回路２５の演算結果の出力信号、２ｅはラッ
チ回路２７の出力信号、２５はフラグ処理回路２６の出
力信号、２９は主メモリ２４をアクセスするアドレス信
号、２　ｈは入力ディジタルデータの出力イネーブル４
３号、２１は出力ディジタルデータのラッチクａｙり、
２に、２１．２ｍ、２ｎ、２ｐ。

２ｑはそれぞれ入力ディジタルデータ、占き込みアドレ
ス、困き込み要求信号、出力ディジタルデータ、読み出
しアドレス、読み出し要求信号である。また第４図にお
いて、２Ｊは訂正演Ｑ回路２８の演算実行期間である。

以上のように構成された誤り訂正装置について、ニス下
第３図および第４図を用いてその動作について説明づる
。まず、タイミング発生回路３０へ古き込み要求上Ｒ２
ｍが入力され、所定のタイミングに修正８れて出カイネ
ーブル信ｐ　２　ｈが出力される。出力イネーブル信号
２ｈがローレベルのどき、３スｉ゛−トバッファに入力
された人力ディジタルデータ２には主メモリ２４へ出力
される。このようにして主メモリ２４に記憶されたデー
タは所定の第１の誤り訂正系列（以下Ｃ１系列と略Ｖ）
にしたがって読み出され、シンドローム演算回路２５へ
入力される。（第４図２８のＣ１シンドローム演算１）
シンドローム演算回路２５ではレベル信号２ｃがローレ
ベル期間中、Ｃ１系列の所定のシンドローム演算を行い
、その演算結果２ｄ（第４図２ｄの５Ｃ１１）を出力す
る、この演算結果２ｄは−Ｈラッチ回路２７によりラッ
チされ、ラッチ出力２ｅとして訂正滴点回路２８へ出力
される（第４図２ｅの５Ｃ１１）。訂正演算回路２８で
はレベル信号２Ｃがハイレベル期間中、ラッチ回路２７
のラッチ出力２ＣのＣ１系列のシンドローム演算の結果
（ＳＣ１１）を入力し、演算実行期間２ｊで所定のＣ１
系列の誤り訂正アルゴリズムにしたがって０１訂正演粋
を行い（第４図２ｊのＣ１訂正演惇１）、誤り位置、誤
り大きさ、および各シンボルに対する誤り訂正情報とし
てのフラグ情報を出力する。訂正フラグ回路２９では前
記誤り位置、誤り大きさおよびフラグ情報が入力され、
誤り位置より１！Ｐだアドレス信号２９を用いて前記Ｃ
１系列の誤りデータのアドレスをセレクタ３１を経て主
メモリ２４ヘアクセスし、前記誤りデータを読み出し、
誤り大きさと加算後、主メモリ２４へ古き込む。また、
復号情報として前記フラグ情報を主メモリ２４の所定の
フラグエリアに書き込む（第４図２８の０１訂正！８！
ＬＬ’、Ｅｌ）。

次に訂正演算回路２８が前記Ｃ１訂正を行うと同時に、
主メモリ２４に記憶された前記データは所定の第２の誤
り訂正系列（以下Ｃ２系列と略す）にしたがって前記Ｃ
１系列とは別の方向から読み出され、シンドローム演算
回路２５へ入力される（第４図２ａのＣ２シンドローム
演算１）。シンドローム演算回路２５ではレベル信号２
Ｃがハイレベル期間中０２系列の所定のシンドローム演
算を行い、その波峰結果（第４図２ｄの５Ｃ２１）を出
力する。

この出力は−Ｈラッチ回路２７によりラッチされ、訂正
滴点回路２８へ入力される（第４図２０の５Ｃ２１）。

次に主メモリ２４の所定のフラグエリアから、そこに記
憶された前記フラグ情報のうちの前記Ｃ２系列の各シン
ボルの位置に対応するフラグ情報が読み出され、フラグ
処理回路２６へ入力される（第４図２８のフラグ処理１
）。フラグ処理回路２６では前記各シンボルの位置に対
応するフラグ情報を各シンボルのデータ消失位置および
その数に関１Ｊる所定の消失位置情報２ｆに変換し出力
する（第４図２ｆのＦｌ）。訂正演算回路２８では前記
Ｃ２系列のシンドローム演ｎ結果５Ｃ２１と消失位置情
報２ｆのＦｌを入力し、レベル信号２Ｃがローレベル期
間中、演算実行期間２ｊで所定のＣ２系列の誤り訂正ア
ルゴリズムにしたがって０２訂正演算を行い（第４図２
ｊの０２訂正Ｐｒ４算１）、誤り位置、誤り大きさを出
力す゛る。訂正フラグ回路２９では前記誤り位置により
骨だアドレス信号２ｇを用いて前記Ｃ２系列の誤りデー
タのアドレスを読み出し、誤り大きさと加算後、主メモ
リ２４へ古き込む（第４図２ａのＣ２訂正処哩１）。以
上のように入力ディジタルデータはｃｌ、ｃ２の２つの
系列により誤り訂正処理が行われる。

Ｃ１系列誤り訂正、Ｃ２系列誤り訂正が終わったデータ
は、読み出し要求信号２ｑをタイミンク５１生回路３０
で所定のタイミングで修正し、読み出しアドレス２ｐを
セレクタ３１でセレクトし、主メモリ２４にアクセスし
、読み出しデータを出力した後、ラッチ回路３２により
ラッチされ、出力される。

ここで、ｃ　１系列の語長を３２シンボル、Ｃ２系列の
語長を２８シンボル、Ｃ１訂正演口に必要なステップ数
を最大６０スデツプ、Ｃ２訂正演算に必要なステップ数
を最大１２０ステツプとする。また、Ｃ１系列の誤り訂
正を２誤りまでとすると、Ｃ１訂正処理に必要なステッ
プ数はデータ読み出しに２ステツプ、書き込みに２ステ
ツプ、フラグよき込みに１ステツプの計５ステップが必
要である。

Ｃ２系列の誤り訂正を４誤りまでとすると、Ｃ２訂正処
理に必要なステップ数はデータ読み出しに４ステツプ、
書き込みに４ステツプの計８ステップが必要である。

以上の誤り訂正処理を従来の構成で行なえば３２＋６０
＋　　５＋２８＋２８＋　　１２０＋８−　２８１ステ
ツプのステップ数が必要であるのに対し、第４図に示す
ようにシンドローム演算とフラグ処理と訂正演口を並列
的に行なえば、 ｅｏ＋１２０＋　　ｓ＋　　８＝　　１９３ステツプの
ステップ数で実行できる。

逆に従来の構成で前記誤り訂正処理を２００ステップ程
度で行うためには訂正演算は ２００−　（５＋　　８＋２８＋２８＋３２＞　＝９９
ステップとなり、０１訂正と０２訂正合わせて９９ステ
ツプまでしか利用できない。

以上のように第３図の実施例によれば、シンドローム滴
点回路の出力を−Ｈラッチした後、訂正演算回路２８に
供給するという構成により、Ｃ１シンドローム演惇とＣ
２訂正処理、Ｃ２シンドＤ−ム演惇フラグ処理とＣ１訂
正処理とを並列的に処理することが可能となる。また従
来例とほぼ同一回路規模でデータ処理能力の向上した、
より高度な誤り訂正演ｑアルゴリズムを適用できる誤り
訂正装置が実現できる。

発明の効果 以上のように本発明によれば、シンドローム演算回路と
ラッチ回路を備え、シンドローム演算回路の出力を−Ｈ
ラッチし、訂正演算回路へ供給することにより、シンド
ローム演口回路と訂正回路を同時に動作させることが可
能となり、高度な誤り訂正アルゴリズムが利用できかつ
データ処理能力の高い誤り訂正装置を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す誤り訂正装置のブロッ
ク図、第２図は同誤り訂正装置の動作タイミング図、第
３図は本発明の他の実施例を示す誤り訂正装置のブロッ
ク図、第４図は第３図における誤り訂正装置の動作タイ
ミング図、第５図は従来例の誤り訂正＠置のブロック図
、第６図は従来例におｔプる誤り訂正装置の動作タイミ
ング図、である。 １０・・・データ入力端子、１１・・・バッファメモリ
、１２・・・シンドローム演算回路、１３・・・ラッチ
メモリ、１４・・・訂正演算回路、１５・・・訂正処理
回路、１６・・・データ出力端子、２０・・・データ入
力端子、２１・・・出き込みアドレス入力端子、２２・
・・出き込み要求信号入力端子、２３・・・３ステ一ト
バツフ戸、２４・・・主メモリ、２５・・・シンドロー
ム滴点回路、２６・・・フラグ処理回路、２７・・・ラ
ッチ回路、２８・・・訂正演算回路、２９・・・訂正フ
ラグ回路、３０・・・タイミング発生回路、３１・・・
アドレスセレクタ、３２・・・出力データラッチ回路、
３３・・・データ出力端子、３４・・・読み出しアドレ
ス入力端子、３５・・・読み出し要求信号入力端子、１
ａ・・・データ系列、１ｂ・・・演算結宋出力、１Ｃ・
・・ラッチ出力、１ｄ・・・訂正′ｆＡｆ３実行期間、
１ｆ・・・１系列のデータ処理期間、２ａ・・・メモリ
入出力信号、２Ｃ・・・レベル信号、２ｄ・・・演ね結
果出力、２ｅ・・・ラッチ出力、２ｆ・・・消失位置信
号（フラグ処理回路出力）、２ｊ・・・訂正演算実行期
間。 代理人　　　森　　本　　義　　弘 第１図 第５図 く　　ω　　ＱＱ　　　　　　ＬＬＩ

Claims (1)

1. 【特許請求の範囲】 １、所定の入力ディジタルデータを記憶するメモリと、
   前記ディジタルデータの所定のデータ系列を入力し、シ
   ンドローム演算を行うシンドローム演算回路と、前記シ
   ンドローム演算回路の出力を記憶するラッチメモリと、
   前記ラッチメモリに蓄えられたシンドローム演算結果を
   入力し、所定の誤り訂正演算を行い、誤り位置信号と誤
   り大きさ信号とを出力する訂正演算回路と、前記誤り位
   置信号と誤り大きさ信号を入力し、前記誤り位置信号か
   ら得た誤りデータのアドレスを前記メモリにアクセスし
   、誤りデータを読み出し、前記誤り大きさと加算した後
   、出力する訂正処理回路とを具備した誤り訂正装置。 ２、所定の入力ディジタルデータを記憶するメモリと、
   前記ディジタルデータの所定のデータ系列を入力し、シ
   ンドローム演算を行うシンドローム演算回路と、前記シ
   ンドローム演算回路の出力を記憶するラッチメモリと、
   前記ラッチメモリに蓄えられたシンドローム演算結果と
   後述する消失データの位置および数に関する消失位置情
   報を入力し、所定の誤り訂正演算を行い、誤り位置信号
   と誤り大きさ信号と所定の誤り訂正情報を与えるフラグ
   信号を出力する訂正演算回路と、前記誤り位置信号と誤
   り大きさ信号とフラグ信号を入力し、前記誤り位置信号
   から得た誤りデータのアドレスを前記メモリにアクセス
   し、誤りデータを読み出し、前記誤り大きさと加算した
   後、出力し、前記メモリの誤りデータのアドレスに書き
   込み、前記フラグ信号を前記メモリの所定のフラグエリ
   アに書き込む訂正フラグ回路と、前記メモリのフラグエ
   リアから所定の系列のフラグ信号を読み出し、所定の消
   失位置情報に変換するフラグ処理回路を具備した誤り訂
   正装置。