JPH01100997A - 多層回路の製造方法 - Google Patents
多層回路の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004020 conductor Substances 0.000 claims abstract description 205
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 238000010304 firing Methods 0.000 claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 90
- 239000000919 ceramic Substances 0.000 claims description 44
- 238000010030 laminating Methods 0.000 claims description 28
- 238000010344 co-firing Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000007650 screen-printing Methods 0.000 abstract description 22
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract description 2
- 238000005429 filling process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 210
- 238000007639 printing Methods 0.000 description 17
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 5
- 239000011230 binding agent Substances 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 235000001270 Allium sibiricum Nutrition 0.000 description 1
- 241000270722 Crocodylidae Species 0.000 description 1
- 101100281707 Methylorubrum extorquens (strain ATCC 14718 / DSM 1338 / JCM 2805 / NCIMB 9133 / AM1) fhs gene Proteins 0.000 description 1
- 240000004808 Saccharomyces cerevisiae Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- LNNWVNGFPYWNQE-GMIGKAJZSA-N desomorphine Chemical compound C1C2=CC=C(O)C3=C2[C@]24CCN(C)[C@H]1[C@@H]2CCC[C@@H]4O3 LNNWVNGFPYWNQE-GMIGKAJZSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
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- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49163—Manufacturing circuit on or in base with sintering of base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は眉間絶縁用誘電体生（未焼成）テープを用いる
多層回路の製造方法に関する。 内部接続型回路基板は、基板上で電気的機械的に互いに
連結された多数の非常に小さな回路素子からなる電気回
路又はサブシステムである。そしてこれらいくつかの基
板を組合せて、一つの稠密なパッケージ内に互いに物理
的に隔離された状態で隣合せて設置し、互いに電気的に
連結させ、及び／又は該ノＪ？ツケーゾから延びる共通
配線に連結することが望まれている。 複雑な電気回路は、−数的に絶縁膜で分離された数個の
導体層で構成される。導体層はビアと呼ばれる誘電体を
通過する電気的な導通を通して各階層間で連結される。 このような多層構造は回路をより稠密なも・のにする。 よく知られた多層回路形成方法の一つは、アルミナのよ
うな固い絶縁基板の上に厚膜導体と誘電体を速読的に印
刷・焼成していくものである・アルミナ基板は機械的な
支持とｘ−ｙ方向の安定性を与え、Ａ？ターン状に形成
した厚膜導体と誘電体層へのレジストレーションを容易
にする。しかしこの厚膜導体を用りる方法は、スクリー
ンメツシュを用いた印刷の際に誘電体層にピンホール又
は気泡が生じ、導体間に短絡が起こるおそれがあるとい
う欠点を有する。そこでもし印刷工程にお匹てペースト
が十分に流れて厚膜誘電体が形成され、−／ホールの生
ずるおそれを十分に少なくできるならば、小さなビアは
、ピアホールへ誘電体ペーストが流れ込むようにするこ
とによって充填できるであろう。しかしそれでも各層に
ついて印刷と焼成を繰返すことは時間と費用がかかる。 多層回路を形成するもう一つの方法は、いくつかの導体
層を相互に連結するため誘電体層中に形成されたる金属
ビアと共に印刷された導体層が間に形成された複数のセ
ラミック製テープの誘電体を共焼成する方法である（ス
タインパーグの米国特許第４，６５４，０９５号参照）
。これらテープ状の各層をレジストレーションに沿って
積重ね、所定、の温度・圧力下で一緒に圧縮すると、一
体構造物が形成される。この構造物は、有機バインダを
除去するため、導体金属を焼結するため、そしてｔｉｔ
体を稠密にするため、高温で焼成される。この方法は焼
成が一回で済むため、製造時間の短縮と省力化を可能に
し、さらに導体間の短絡を生ずる易動性金属の拡散を抑
制するという利点を有する。 しかしながら、この方法は焼成時の収縮の程度を制御す
るのが難しいＷいう欠点がある。ｘ−ｙ方向に不安定性
だと、大規模で複雑な回路においては好ましくない、な
ぜなら一連の組立て工程中にミスレジストレーションを
起こすおそれがあるからである。 ビストリオールとブラウンの米国特許第４．６４５，５
５２号も、回路導体層と誘電体層を連続的に回路に積層
して。焼成するという上述の厚膜導体を用いる方法に似
た、剛体基板上の多層回路製造方法を開示している。こ
の特許における回路は、固（Ｘ−Ｙ方向）の安定性を有
する基板上に、次の一連の工程を経て形成される。 （ａ） 方向安定性を有する基板上に導体・リーンを
形成する、 ０、） ！！−を体生テープ中にピアホールを形成す
る、（ｅ） 基板上の導体パターンに従つて生テープ
を積層する、 （ｄ） 基板、導体及び生テープの王者を焼成する、
（ｅ） ！！を体チーブの上面を金属化してビアを充
填する、及び （ｆ） （ｂ）から（ｅ）までの工程を多層構造が完
成するまで繰返す。 この方法は厚膜多層回路製造方法の欠点のいくつかを解
消する。なぜならば化チーｆｔ−絶縁層として用い、機
械的に穿孔されたビアを取シ入れたため、ビンホールが
発生したシビアが閉塞するおそれがなくなるからである
。しかし、この方法においては、各誘電体チーブについ
てそれぞれ焼成を行なわねばならない、これには時間と
費用がかかる。さらにこのように焼成を繰返すと誘電体
層中に導体が拡散し、汚染が進んで、導体層間での短絡
が起シやすくなる。 生テープを用いる多層回路の製造方法は、レリックの米
国特許第４．６６５，８６４号にも開示されている。こ
こでは各機能層の焼成を連続的に、即ち次の層が形成さ
れる前に行なわなければならな論。 本発明の一般的な目的は、従来の厚膜導体と誘電体生テ
ープを用いながらも、焼成中に各層についてＸ−Ｙ方向
の優れた安定性が得られ、かつ各層を頻繁に焼成せず導
体物質が誘電体層中に移行するおそれの少ない新しい多
層回路基板の製造方法を提供することである。本発明の
方法によれば、工程数が少ないため経済的であシ、かつ
信頼性の高い多層回路の製造歩留シが高くなる。 本発明の方法は、６つの基本的な工程からなりておシ、
各工程において複数の厚膜導体層及び導体金属で充填し
たビアを含む誘電体生テープ層が共焼成される。このう
ち３つの工程においては、絶縁基板上ＫＩ臂ターン状の
導体層を印刷することから始まる。他の３つの工程にお
いては、導電性又は絶縁性の基板上に絶縁性の生テープ
を積層することから始まる。 本発明の方法の第１の態様においては以下の一連の工程
によって多層回路を製造する。 （１）方向安定性を有し、電気絶縁性の基板を用意する
工程、 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （６） −４タ一ン状導体層と基板の露出部分く、（
ｂ）工程のパターン状導体層のレゾストレージョンに従
って形成されたビアを有する誘電体生テープ層ｔ−積層
する工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （ｅ） 多層回路が２層以上の導体Ｉり一ンを必要とす
る場合は、所望の回路層数が得られるまで（ｂ）工程か
ら（ｄ）工程までｆ：Ｉｖ１１返す工程、（ｆ）（ｅ）
工程で得られ九多層の組合せ物を共焼成する工程、 （ｇ） セラミックチー！中のビアのレジストレーシ
ョンに従り″て、（り工程で共焼成された組合せ物のセ
ラミックテープ上にｊ４ターン状導体層を形成する工程
、及び Ｃｈ）パターン状導体層を焼成する工程。 本発明の方法の第２の態様においては、以下の一連の工
程によって多層回路を製造する。 （＆） 方向安定性ｆｔｆＬ電気絶縁性の基板を用意
する工程、 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （ｃ） □’？ターン状導体層と基板の露出部分に、
（ｂ）工程のノ臂ターン状導体層のレジストレーション
に従つて形成されたビアを有する誘電体生テープ層を積
層する工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程。 （、） 生テープ中のビアのレノストレージ、ンに従
って、（ｄ）工程で焼成されなかつた組合せ物の生テー
プ上にパターン状導体層を形成する工程、（ｆ） 多
層回路が２層以上の導体パターンを必要とする場合は、
所望の回路層数が得られるまで（ｅ）工程から（ｅ）工
程までを繰返す工程、及び（ｇ） （ｆ）工程で得ら
れた多層の組合せ物を共焼成する工程。 本発明の方法の第３の態様においては、以下の一連の工
程によって多層回路を製造する。 （＆） 方向安定性を有し電気絶縁性の基板を用意す
る工程、 （ｂ） 上記基板上に／ｆターン状の導体層を形成す
る工程、 （ｅ） ”ターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層１に積層す
る工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （ｅ） 生テープ中のビアのレジストレーア、ンに従っ
て、（ｄ）工程で焼成されなかり九組谷せ物の生テープ
上にノ譬ターン状導体層を形成する工程、（ｆ） ノ
”ターン状導体層と鰐電体層の露出部分に（ｅ）工程の
パターン状導体層に従つて形成場れたビアを有する生テ
ープ層を積層する工程、瞳）多層回路が３層以上の導体
パターンを必要とする場合は、所望の回路層数が得られ
るまで（ｄ）工程から＜ｎ工程までを繰返す工程。 （ｈ） （ｇ）工程で得られた多層の組合せ物上共焼
成する工程、 （１） 焼成されたセラミックテープ中のビアを充填
し伽）工程で焼成された組合せ物のセラミックテープ上
に、セラミックテープ中のビアのレジストレーションに
従ってノ’？ターン状導体層を形成する工程、及び （ｊ） （１）工程で得られた多層の組合せ物を焼成
する工程。 本発明の方法の第４の態様においては、以下の一連の工
程によって多層回路を製造する。 （１） 方向安定性を有する基板を用意する工程、（
ｂ） 上記基板上に誘電体生チーｆｆｊ（積層する工
程、 （ｅ）生テープ中のビアを充填し誘電体生テープ層上に
パターン状導体層を形成する工程、（ｄ） １９タ一
ン状導体層と下地誘電体生テープの露出部分に、（ｅ）
工程めパターン状導体層のレジストレーションに従って
形成されたビアを有する訪電体生テープ層を積層する工
程、 （ｅ） 多層回路が２層以上の導体ツクターフを必要
とする場合は、所望の回路層数が得られるまで（ｅ）工
程と（ｄ）工程を繰返す工程、 （ｆ）（ｅ）工程で得られた多層の組合せ物を共焼成す
る工程、 （ｇ） 焼成されたセラミックテープ中のビアを充填
し、（ｆ）工程で得られた焼成組合せ物のセラミックテ
ープ上に／ｆター／状状体体層形成する工程、（ｈ）
（ａｔ））工程で得られたビアとパターン状導体層を
焼成する工程。 本発明の方法の第５の態様においては、以下の一連の工
程によって多層回路を製造する。 （ａ） 方向安定性を有する基板を用意する工程、（
ｂ） 上記基板上に誘電体生テープ層ｔ−積層する工
程、 （ａ） 生テープ中のビアを充填し、誘電体生テーデ
層上にパターン状導体層を形成する工程（ｄ） パタ
ーン状導体層と下地となる誘電体生テープの露出部分に
、（ｅ）工程のパターン状導体層のｖｙストレージ１ノ
に従って形成されたビアを有する誘電体生テープ層を積
層する工程、（ｅ） 誘電体生テープ中のビアを充填し
、（ｄ）工程で得られた紡電体生テープ上にパターン状
導体層を形成する工程、 （ｆ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｄ）工程
と−）工程を繰返す工程、及び （ｘ） （ｆ）工程で得られた多層組合せ物を共焼成
する工程。 本発明の方法の？Ｘ６の態様においては、以下の一連の
工程によって多層回路を製造する。 （ａ） 方向安定性を有する基板を用意する工程、（
ｂ） 上記基板上に誘電体生テープ層金積層する工程
、 （ｅ） ｎ電体生テープ層中のビアを充填する工程、
（ｄ） 生テープ層上に、下地となる誘電体生テー工
程、 （ａ） −’ターン状導体層と下地となる生テープの
露出部分に、（ｄ）工程のパターン状導体層のレゾスト
レージョンに従つて形成されたビアを有する誘電体生テ
ープ層を積層する工程、 （ｆ） （ｅ）工程で得られた誘電体生テープのビア
を導体金属で充填する工程、 （Ｘ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｄ）工程
から（ｆ）工程までを繰返す工程、及び（ｈ） （ｇ
）工程で得られた多層組合せ物を共焼成する工程、 （亀） セラミックテープ中のビアのレジストレーシ
ョンに従って、（ｈ）工程で共焼成された組合せ物のセ
ラミックテープ上に７９タ一ン状導体層を形成する工程
、及び （ｊ） ”ターン状導体層を焼成する工程。 下地となる導体層上に生テープ層を積層する際。 生テープは少なくとも下地基板又は生テープ層の一部の
選択された箇所にも積層されることが分かるだろう。こ
れは本発明の特別な回路デデインの機能である。 本発明の多くの長所のうちの１つく、従来の厚膜導体材
料及び誘電体生テープを用いることができるだけでなく
、これらの材料ｔ−電気回路の製造に用いる際の従来技
術も利用できるということがある。 従って導体層又は導体金属は、流動性を有する有機媒体
中に導体金属又は金属酸化物の微粒子を分散させた従来
の厚膜導体用ペース）１用いスクリーン印刷によって形
成することができる。このような印刷可能なペーストは
、無機バインダの微粒子を含むこともできる。厚膜導体
層は、適当な回路ノ譬ターンに印刷された後、有機媒体
の揮発と固体成分の焼結のため焼成される。 導体層間に介在する絶縁Ｃｎ’ｌｔ体）層は下地導体層
のレジストレーションに沿って誘電体生テープを１層以
上積層することによって形成される。 誘電体生テープは、積層後、酸化性又は非酸化性雰囲気
中で焼成される際に、熱分解する７１？リマー母材にチ
タン酸バリウム、アルミナ又はガラスの微粉砕された誘
電体物質を分散させてつくる。焼成時には、ポリマー母
材は熱分解され（燃え尽き）、＃Ｓ電体物質は焼結及び
／又は高密度化される。 このような厚膜導体組成物及び誘電体生テープ、並びに
これらの利用方法は電気材料の技術分野ではよく知られ
ている。 本発明に用いる基板材料に不可欠の条件は、薄膜（例え
ば６０μ）にしたときでも固く、方向安定性を有するこ
とである。即ち焼成時に湾曲したりしてはならず、Ｘ−
Ｙ方向に十分な安定性を有セラミツ斉被覆した金属が用
いられることもある。 生テープ中のビアは次の２つの方法のうちのいずれかに
よって充填できる・一つはビアに直接厚膜導体ペースト
をスクリーン印刷して充填する方法である。もう一つは
、上層となる導体層をスクリーン印刷する際に、Ｊ’Ｊ
膜層をビアに流れ込ませてビアを充填する方法である。 本発明の方法は、生テープの厚さに依存するが、１０又
は１２層の導体層を有する多層回路を製造するのに用い
られる。本発明の方法によれば、−収約には、生テープ
が薄くなれば薄くなるほど、高い信頼性の下に製造でき
る層の数は多くなる。 生テープの厚さは通常５０〜２００μである。本発明の
方法は、３〜６層の導体層を有する多層回路全製造する
場合に好ましいものとなる。 第１図についてみると、（ａ）工程においては、アルミ
ナでできた固いセラミック基板ｌを用意する。 （ｂ）工程においては、パターン状導体層２を、基板表
面に厚膜導体ペーストをスクリーン印刷することにより
て形成する。導体層２を形成した後、（ｅ）工程におい
ては、未充填のビア４を有する誘電体生テープ３ｔ−、
パターン状導体層２と基板の特定の箇所の上に温度５−
０℃、圧力６００ ｐ、ａ、ｌ （Ｄ条件下で１０分間
積層させる。誘電体生テープ３は、ビア４がパターン状
導体層のレゾストレージョンに合致するように位置させ
る。（ｄ）工程においては、未焼成テープ中のビアを厚
膜導体（−スト５をビアにスクリーン印刷することによ
りて充填する。 ビア充填工程の後は、組合せ物が４つの導体層を有する
ように、（ｂ）工程から（ｄ）工程までを繰返す（（ｅ
）工程）。繰返し工程が終わったら、空気中で温度を８
５０℃まで１分間に５０℃ずつ上げ１次いで８５０℃を
１０分間維持し、さらに非連続的な加熱によって冷却す
るという加熱処理工程によって組合せ物を共焼成する。 共焼成の最中、有機媒体が厚膜イーストから、またセラ
ミック生テープからポリマー製バインダがそれぞれ揮発
によって除去され、テープ中の無機バインダとアルミナ
の双方が焼結される。最後のパターン状導体層６を、厚
膜導体ペーストのスクリーン印刷によって。 充填されたビアのレジストレーションに沿りて焼成セラ
ミックテープの表面に形成する（（ｇ）工程）。 最後にω）工程で得られた組合せ物を（！）工程と同じ
操作で焼成する。上述の方法においては、第１の・ぐタ
ーン状導体層を、第１のテープ積層工程の前に焼成する
こともできる。このように−回焼成を加えると第１の導
体層は薄くなシ、その上に第１の誘電体生チーｆを形成
するのが容易になる。導体層が２層しかない多層構造の
場合は、第１図において（ｄ）工程と（ｇ）工程の後だ
けでな（、（ｅ）工程の後にも焼成を行なうのが好まし
い０ 第２図についてみると、（＆）工程においては、アルミ
ナでできた固いセラミック基板１１！：用意する。 （ｂ）工程においては、パターン状導体層２を基板の表
面に厚膜導体ペーストをスクリーン印刷することによっ
て形成する。導体層２ｔ−形成した後、（ｅ）工程にお
いては、未充填のビア４を有する誘電体生テープ３をパ
ターン状導体層２と基板の特定の箇所の上に、下地導体
層２のレジストレーションに従って積層する。積層時の
条件は第１図で説明したものと同じである。（ｄ）工程
においては、未焼成セラミツクテープ中のビアを、厚膜
導体ペースト５′ｆｔスクリーン印刷することによって
充填する。 ビアの充填に続いて（ｅ）工程においては、下地生テー
プ３中の充填ビア５のレジストレーションに従って、生
テープの上に厚膜導体ペーストをスクリーン印刷するこ
とＫよシ第２のパターン状導体層６を形成する。導体層
６の形成が終わったら、多層組合せ物が５つの導体層を
有するように（ｃ）工程から（ｅ）工程までを繰返す、
繰返し工程が終ったら。 （ｇ）工程において、組合せ物を第１図の焼成工程で説
明したのと同じ条件下で共焼成する。輸）工程の共焼成
を経て得られた組合せ物は第１図で得られたものと同じ
構造を有している。第１図で説明したように、第１の導
体層は第１の′Ｉｆｊ電体生電体生理−１層に先立りて
・焼成することができる。 第３図についてみると、Ｃ＆）工程においては、アルミ
ナでできた固いセラばツク基板ｌを用意する。 （ｂ）工程においては、基板ｌの表面に厚膜導体ペース
トをスクリーン印刷することにより、パターン状導体層
２を形成する。導体パターン２を形成した後、（ｅ）工
程においては、未充填のビア４ｔ−有する誘電体生テー
プ３を、−４′タ一ン状導体層２と基板の特定の箇所の
上に、下地導体２のレジストレーションに従つて積層す
る。（ｄ）工程においては、未焼成セラばツク中のビア
を厚膜導体ペーストをスクリーン印刷することによって
充填する。（ｅ）工程においては、第２のパターン状導
体層６を、下地生テープ層３中の充填されたビア５のレ
ゾストレージョンだ従ってスクリーン印刷で形成する。 第２の導体層６を形成した後、未充填のビア８ｔ−有す
る第２の誘電体生テープ層を・９タ一ン状導体層６と生
テープ層３の特定の箇所の上に積層する（（ｆ）工程）
。次いで（ｄ）工程から（ｆ）工程までを２回繰返しく
□□□）工程）、その後４つの導体層を有する組合せ物
を上述のような操作で共焼成する（（ｈ）工程）。未充
填のビア８は、（ｈ）工程の共焼成の後、最後の誘電体
テープ層の表面に最後のノ４ターン状導体層ＩＯを印刷
する際に、゛充填される。次いで導体層は多層構造の処
理を完全なものにするため後焼成される。ビア９の充填
と導体１０の印刷は分けて行ってもよい。この場合は充
填されたビア９の焼成は、・ぐターン状導体１０の形成
前に焼成工程を追加して行なう。最終的な多層構造は、
第１図又は第２図で説明したものと同じ構成を有する。 第４図についてみると、（ａ）工程においては、アルミ
ナでできた固いセラミック基板１を用意する。 （ｂ）工４１においては、第１図及び第２図で説明した
手Ｈ４に、従って訪電体生テープ層ノ２を基板表面に積
層する。テープ層はビア１３を有しても有しなくてもよ
い。それは回路デザインによって定まる。 第１のテープ層がビアを有する場合は、未充填のビア１
３は、続く導体層の印刷工程中に充填でれるか、又は別
に導体ペーストをビアの中ヘスクリーン印刷することに
よって充填する。（ｅ）工程においては、未充填のビア
１３のレジストレーションに従って生テープ層１２上に
、／ｆター／状状体体層１５ｆスクリーン印刷る。生テ
ープにあるビアは、このスクリーン印刷工程中に、厚膜
ペーストがビア内に流れ込むことによりて充填される。 しかし、導体層１５の印刷とビア１４の充填が２りの別
々の工程によりて行なえることは当業者には自明である
。厚膜導体層のスクリーン印刷とビアの充填が終わった
ら、もしビアがあるなら、予めビアが形成された第２の
誘電体生テープ層Ｉ６を下地生テープ層の露出部分と印
刷された導体層１５の上に、レジストレーションに従っ
て積層する。 生テープ層１６の形成後は、多眉組合せ物が４つの導体
層を有するように（ｃ）工程と（ｄ）工程を３回繰返す
（（ｅ）工程）。次いで（ｆ）工程では第１図及び第２
図で説明した焼成工程と同じ条件で組合せ物を共焼成す
る。次いで焼成された組合せ物の最上層にあるテープ層
中の未充填ビアは、（ｅ）工程と同じ操作で導体層１９
を印刷する（（ｇ）工程）際同時に充填される。導体層
の印刷とビアの充填は別々に行なうこともできる。次い
で瞳）工程で得られた組合せ物を、前の焼成工程と同じ
条件下で焼成する（ （ｈ）工程）・ビア１８の充填を
導体層１９の印刷を別の工程で行なう場合は、望むなら
ばビア充填の後に付〃口的な焼成を行なうこともできる
。多層回路構造は第６図に示す。 第５図についてみると、（ａ）工程においては、アルミ
ナでできた固いセラミック基板１ｆ、用意する。 （ｂ）工程におＡては、第１図及び第２図で説明した手
順に従って誘電体テープ層１２′ｊｋ基板表面に積層す
る。テープ層はビア１３ｔ−有しても有しなくてもよい
。それは回路デザインによって定まる。 第１のテープ層がビアを有する場合は、未充填のビア１
３は、続く導体層の印刷工程中に充填されるか、又は別
に印刷工程を設けて導体ペーストをビアの中ヘスクリー
ン印刷することＫよって充填する。（ｅ）工程において
は、ビア１３のレジストレーションに従って生テープ層
１２上にツクターン状導体層１５をスクリーン印刷する
。生テープ中のビアは、この工程中に厚膜（−ストがビ
ア内に流れ込むことによって充填される。上述のように
印刷とビアの充填は別々にスクリーン印刷を施して行な
うこともできる。厚膜導体層のスクリーン印刷とビア１
４の充填が終ったら、予めビア１７が形成された第２の
誘導体生テープ層１６１に下地生テープ層の露出部分と
印刷された導体層１５の上にレノストレージ、ンに従つ
て積層する。（ｄ）工、程において生テープを形成した
後は、露出された生テープ層の上に、未充填ピアのレジ
ストレージ。 ンに従つて厚膜導体ペーストをスクリーン印刷すること
により、パターン状導体層１９を形成する（（ｅ）工程
）。生テープ中のビアは、（ｃ）工程と同じようにこの
印刷工程中に厚膜ペーストがビア内に流れ込むことによ
って充填されるか、または新たなスクリーン印刷工程を
設けて充填する。次いで５つの導体層を有する多層組合
せ物を形成する丸め（ｄ）工程と（ｅ）工程を３回繰返
した（（ｆ）工程）後、組合せ物を上述と同じ条件下で
共焼成する（（ｇ）工程）。 第６図についてみると、（１）工程においては、アルミ
ナでできた固いセラミック基板１ｔ−用意する。 （ｂ）工程においては、第１図及び第２図で説明した手
順に従って誘電体テープ層１２を基板表面に積層する。 テープ層はビア１３ｆ有しても有しなくてもよい。それ
は回路デザインによって定まる。 第１のテープ層がビアを有する場合は、未充填のピアノ
３は、続く導体層の印刷工程中に充填されるか、又は別
に印刷工程を設けて導体ペーストをビアの中ヘスクリー
ン印刷することによりて充填する。（ｅ）工程において
は、未充填のビア１３は、導体ペースト１４をピア内へ
スクリーン印刷することによって充填する。（ｄ）工程
においては、充填ビア１４のレジストレーションに従つ
てスクリーン印刷によって積層生チーｆｌｚ上にパター
ン状導体層１５を形成する。（ｄ）工程で形成した導体
層と下地となる生テープ層１２の上に、未充填のビア１
２を有する誘電体生テープ１６をパターン状導体層１５
のレゾストレージョンに従って横１−する。誘電体生テ
ープ１６の積層後、導体ペーストのスクリーン印刷によ
ってビア１８を充填する（（ｆ）工程）。（ｄ）工程か
ら（ｆ）工程までｆ、３回繰返した後、得られた多層構
造物を上述の操作で共焼成する（（ｈ）工程）。共焼成
が終りたら、最後のパターン状導体層１９を、充填ピア
のレジストレーションに従って一番上の生テープ上に形
成し
多層回路の製造方法に関する。 内部接続型回路基板は、基板上で電気的機械的に互いに
連結された多数の非常に小さな回路素子からなる電気回
路又はサブシステムである。そしてこれらいくつかの基
板を組合せて、一つの稠密なパッケージ内に互いに物理
的に隔離された状態で隣合せて設置し、互いに電気的に
連結させ、及び／又は該ノＪ？ツケーゾから延びる共通
配線に連結することが望まれている。 複雑な電気回路は、−数的に絶縁膜で分離された数個の
導体層で構成される。導体層はビアと呼ばれる誘電体を
通過する電気的な導通を通して各階層間で連結される。 このような多層構造は回路をより稠密なも・のにする。 よく知られた多層回路形成方法の一つは、アルミナのよ
うな固い絶縁基板の上に厚膜導体と誘電体を速読的に印
刷・焼成していくものである・アルミナ基板は機械的な
支持とｘ−ｙ方向の安定性を与え、Ａ？ターン状に形成
した厚膜導体と誘電体層へのレジストレーションを容易
にする。しかしこの厚膜導体を用りる方法は、スクリー
ンメツシュを用いた印刷の際に誘電体層にピンホール又
は気泡が生じ、導体間に短絡が起こるおそれがあるとい
う欠点を有する。そこでもし印刷工程にお匹てペースト
が十分に流れて厚膜誘電体が形成され、−／ホールの生
ずるおそれを十分に少なくできるならば、小さなビアは
、ピアホールへ誘電体ペーストが流れ込むようにするこ
とによって充填できるであろう。しかしそれでも各層に
ついて印刷と焼成を繰返すことは時間と費用がかかる。 多層回路を形成するもう一つの方法は、いくつかの導体
層を相互に連結するため誘電体層中に形成されたる金属
ビアと共に印刷された導体層が間に形成された複数のセ
ラミック製テープの誘電体を共焼成する方法である（ス
タインパーグの米国特許第４，６５４，０９５号参照）
。これらテープ状の各層をレジストレーションに沿って
積重ね、所定、の温度・圧力下で一緒に圧縮すると、一
体構造物が形成される。この構造物は、有機バインダを
除去するため、導体金属を焼結するため、そしてｔｉｔ
体を稠密にするため、高温で焼成される。この方法は焼
成が一回で済むため、製造時間の短縮と省力化を可能に
し、さらに導体間の短絡を生ずる易動性金属の拡散を抑
制するという利点を有する。 しかしながら、この方法は焼成時の収縮の程度を制御す
るのが難しいＷいう欠点がある。ｘ−ｙ方向に不安定性
だと、大規模で複雑な回路においては好ましくない、な
ぜなら一連の組立て工程中にミスレジストレーションを
起こすおそれがあるからである。 ビストリオールとブラウンの米国特許第４．６４５，５
５２号も、回路導体層と誘電体層を連続的に回路に積層
して。焼成するという上述の厚膜導体を用いる方法に似
た、剛体基板上の多層回路製造方法を開示している。こ
の特許における回路は、固（Ｘ−Ｙ方向）の安定性を有
する基板上に、次の一連の工程を経て形成される。 （ａ） 方向安定性を有する基板上に導体・リーンを
形成する、 ０、） ！！−を体生テープ中にピアホールを形成す
る、（ｅ） 基板上の導体パターンに従つて生テープ
を積層する、 （ｄ） 基板、導体及び生テープの王者を焼成する、
（ｅ） ！！を体チーブの上面を金属化してビアを充
填する、及び （ｆ） （ｂ）から（ｅ）までの工程を多層構造が完
成するまで繰返す。 この方法は厚膜多層回路製造方法の欠点のいくつかを解
消する。なぜならば化チーｆｔ−絶縁層として用い、機
械的に穿孔されたビアを取シ入れたため、ビンホールが
発生したシビアが閉塞するおそれがなくなるからである
。しかし、この方法においては、各誘電体チーブについ
てそれぞれ焼成を行なわねばならない、これには時間と
費用がかかる。さらにこのように焼成を繰返すと誘電体
層中に導体が拡散し、汚染が進んで、導体層間での短絡
が起シやすくなる。 生テープを用いる多層回路の製造方法は、レリックの米
国特許第４．６６５，８６４号にも開示されている。こ
こでは各機能層の焼成を連続的に、即ち次の層が形成さ
れる前に行なわなければならな論。 本発明の一般的な目的は、従来の厚膜導体と誘電体生テ
ープを用いながらも、焼成中に各層についてＸ−Ｙ方向
の優れた安定性が得られ、かつ各層を頻繁に焼成せず導
体物質が誘電体層中に移行するおそれの少ない新しい多
層回路基板の製造方法を提供することである。本発明の
方法によれば、工程数が少ないため経済的であシ、かつ
信頼性の高い多層回路の製造歩留シが高くなる。 本発明の方法は、６つの基本的な工程からなりておシ、
各工程において複数の厚膜導体層及び導体金属で充填し
たビアを含む誘電体生テープ層が共焼成される。このう
ち３つの工程においては、絶縁基板上ＫＩ臂ターン状の
導体層を印刷することから始まる。他の３つの工程にお
いては、導電性又は絶縁性の基板上に絶縁性の生テープ
を積層することから始まる。 本発明の方法の第１の態様においては以下の一連の工程
によって多層回路を製造する。 （１）方向安定性を有し、電気絶縁性の基板を用意する
工程、 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （６） −４タ一ン状導体層と基板の露出部分く、（
ｂ）工程のパターン状導体層のレゾストレージョンに従
って形成されたビアを有する誘電体生テープ層ｔ−積層
する工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （ｅ） 多層回路が２層以上の導体Ｉり一ンを必要とす
る場合は、所望の回路層数が得られるまで（ｂ）工程か
ら（ｄ）工程までｆ：Ｉｖ１１返す工程、（ｆ）（ｅ）
工程で得られ九多層の組合せ物を共焼成する工程、 （ｇ） セラミックチー！中のビアのレジストレーシ
ョンに従り″て、（り工程で共焼成された組合せ物のセ
ラミックテープ上にｊ４ターン状導体層を形成する工程
、及び Ｃｈ）パターン状導体層を焼成する工程。 本発明の方法の第２の態様においては、以下の一連の工
程によって多層回路を製造する。 （＆） 方向安定性ｆｔｆＬ電気絶縁性の基板を用意
する工程、 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （ｃ） □’？ターン状導体層と基板の露出部分に、
（ｂ）工程のノ臂ターン状導体層のレジストレーション
に従つて形成されたビアを有する誘電体生テープ層を積
層する工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程。 （、） 生テープ中のビアのレノストレージ、ンに従
って、（ｄ）工程で焼成されなかつた組合せ物の生テー
プ上にパターン状導体層を形成する工程、（ｆ） 多
層回路が２層以上の導体パターンを必要とする場合は、
所望の回路層数が得られるまで（ｅ）工程から（ｅ）工
程までを繰返す工程、及び（ｇ） （ｆ）工程で得ら
れた多層の組合せ物を共焼成する工程。 本発明の方法の第３の態様においては、以下の一連の工
程によって多層回路を製造する。 （＆） 方向安定性を有し電気絶縁性の基板を用意す
る工程、 （ｂ） 上記基板上に／ｆターン状の導体層を形成す
る工程、 （ｅ） ”ターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層１に積層す
る工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （ｅ） 生テープ中のビアのレジストレーア、ンに従っ
て、（ｄ）工程で焼成されなかり九組谷せ物の生テープ
上にノ譬ターン状導体層を形成する工程、（ｆ） ノ
”ターン状導体層と鰐電体層の露出部分に（ｅ）工程の
パターン状導体層に従つて形成場れたビアを有する生テ
ープ層を積層する工程、瞳）多層回路が３層以上の導体
パターンを必要とする場合は、所望の回路層数が得られ
るまで（ｄ）工程から＜ｎ工程までを繰返す工程。 （ｈ） （ｇ）工程で得られた多層の組合せ物上共焼
成する工程、 （１） 焼成されたセラミックテープ中のビアを充填
し伽）工程で焼成された組合せ物のセラミックテープ上
に、セラミックテープ中のビアのレジストレーションに
従ってノ’？ターン状導体層を形成する工程、及び （ｊ） （１）工程で得られた多層の組合せ物を焼成
する工程。 本発明の方法の第４の態様においては、以下の一連の工
程によって多層回路を製造する。 （１） 方向安定性を有する基板を用意する工程、（
ｂ） 上記基板上に誘電体生チーｆｆｊ（積層する工
程、 （ｅ）生テープ中のビアを充填し誘電体生テープ層上に
パターン状導体層を形成する工程、（ｄ） １９タ一
ン状導体層と下地誘電体生テープの露出部分に、（ｅ）
工程めパターン状導体層のレジストレーションに従って
形成されたビアを有する訪電体生テープ層を積層する工
程、 （ｅ） 多層回路が２層以上の導体ツクターフを必要
とする場合は、所望の回路層数が得られるまで（ｅ）工
程と（ｄ）工程を繰返す工程、 （ｆ）（ｅ）工程で得られた多層の組合せ物を共焼成す
る工程、 （ｇ） 焼成されたセラミックテープ中のビアを充填
し、（ｆ）工程で得られた焼成組合せ物のセラミックテ
ープ上に／ｆター／状状体体層形成する工程、（ｈ）
（ａｔ））工程で得られたビアとパターン状導体層を
焼成する工程。 本発明の方法の第５の態様においては、以下の一連の工
程によって多層回路を製造する。 （ａ） 方向安定性を有する基板を用意する工程、（
ｂ） 上記基板上に誘電体生テープ層ｔ−積層する工
程、 （ａ） 生テープ中のビアを充填し、誘電体生テーデ
層上にパターン状導体層を形成する工程（ｄ） パタ
ーン状導体層と下地となる誘電体生テープの露出部分に
、（ｅ）工程のパターン状導体層のｖｙストレージ１ノ
に従って形成されたビアを有する誘電体生テープ層を積
層する工程、（ｅ） 誘電体生テープ中のビアを充填し
、（ｄ）工程で得られた紡電体生テープ上にパターン状
導体層を形成する工程、 （ｆ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｄ）工程
と−）工程を繰返す工程、及び （ｘ） （ｆ）工程で得られた多層組合せ物を共焼成
する工程。 本発明の方法の？Ｘ６の態様においては、以下の一連の
工程によって多層回路を製造する。 （ａ） 方向安定性を有する基板を用意する工程、（
ｂ） 上記基板上に誘電体生テープ層金積層する工程
、 （ｅ） ｎ電体生テープ層中のビアを充填する工程、
（ｄ） 生テープ層上に、下地となる誘電体生テー工
程、 （ａ） −’ターン状導体層と下地となる生テープの
露出部分に、（ｄ）工程のパターン状導体層のレゾスト
レージョンに従つて形成されたビアを有する誘電体生テ
ープ層を積層する工程、 （ｆ） （ｅ）工程で得られた誘電体生テープのビア
を導体金属で充填する工程、 （Ｘ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｄ）工程
から（ｆ）工程までを繰返す工程、及び（ｈ） （ｇ
）工程で得られた多層組合せ物を共焼成する工程、 （亀） セラミックテープ中のビアのレジストレーシ
ョンに従って、（ｈ）工程で共焼成された組合せ物のセ
ラミックテープ上に７９タ一ン状導体層を形成する工程
、及び （ｊ） ”ターン状導体層を焼成する工程。 下地となる導体層上に生テープ層を積層する際。 生テープは少なくとも下地基板又は生テープ層の一部の
選択された箇所にも積層されることが分かるだろう。こ
れは本発明の特別な回路デデインの機能である。 本発明の多くの長所のうちの１つく、従来の厚膜導体材
料及び誘電体生テープを用いることができるだけでなく
、これらの材料ｔ−電気回路の製造に用いる際の従来技
術も利用できるということがある。 従って導体層又は導体金属は、流動性を有する有機媒体
中に導体金属又は金属酸化物の微粒子を分散させた従来
の厚膜導体用ペース）１用いスクリーン印刷によって形
成することができる。このような印刷可能なペーストは
、無機バインダの微粒子を含むこともできる。厚膜導体
層は、適当な回路ノ譬ターンに印刷された後、有機媒体
の揮発と固体成分の焼結のため焼成される。 導体層間に介在する絶縁Ｃｎ’ｌｔ体）層は下地導体層
のレジストレーションに沿って誘電体生テープを１層以
上積層することによって形成される。 誘電体生テープは、積層後、酸化性又は非酸化性雰囲気
中で焼成される際に、熱分解する７１？リマー母材にチ
タン酸バリウム、アルミナ又はガラスの微粉砕された誘
電体物質を分散させてつくる。焼成時には、ポリマー母
材は熱分解され（燃え尽き）、＃Ｓ電体物質は焼結及び
／又は高密度化される。 このような厚膜導体組成物及び誘電体生テープ、並びに
これらの利用方法は電気材料の技術分野ではよく知られ
ている。 本発明に用いる基板材料に不可欠の条件は、薄膜（例え
ば６０μ）にしたときでも固く、方向安定性を有するこ
とである。即ち焼成時に湾曲したりしてはならず、Ｘ−
Ｙ方向に十分な安定性を有セラミツ斉被覆した金属が用
いられることもある。 生テープ中のビアは次の２つの方法のうちのいずれかに
よって充填できる・一つはビアに直接厚膜導体ペースト
をスクリーン印刷して充填する方法である。もう一つは
、上層となる導体層をスクリーン印刷する際に、Ｊ’Ｊ
膜層をビアに流れ込ませてビアを充填する方法である。 本発明の方法は、生テープの厚さに依存するが、１０又
は１２層の導体層を有する多層回路を製造するのに用い
られる。本発明の方法によれば、−収約には、生テープ
が薄くなれば薄くなるほど、高い信頼性の下に製造でき
る層の数は多くなる。 生テープの厚さは通常５０〜２００μである。本発明の
方法は、３〜６層の導体層を有する多層回路全製造する
場合に好ましいものとなる。 第１図についてみると、（ａ）工程においては、アルミ
ナでできた固いセラミック基板ｌを用意する。 （ｂ）工程においては、パターン状導体層２を、基板表
面に厚膜導体ペーストをスクリーン印刷することにより
て形成する。導体層２を形成した後、（ｅ）工程におい
ては、未充填のビア４を有する誘電体生テープ３ｔ−、
パターン状導体層２と基板の特定の箇所の上に温度５−
０℃、圧力６００ ｐ、ａ、ｌ （Ｄ条件下で１０分間
積層させる。誘電体生テープ３は、ビア４がパターン状
導体層のレゾストレージョンに合致するように位置させ
る。（ｄ）工程においては、未焼成テープ中のビアを厚
膜導体（−スト５をビアにスクリーン印刷することによ
りて充填する。 ビア充填工程の後は、組合せ物が４つの導体層を有する
ように、（ｂ）工程から（ｄ）工程までを繰返す（（ｅ
）工程）。繰返し工程が終わったら、空気中で温度を８
５０℃まで１分間に５０℃ずつ上げ１次いで８５０℃を
１０分間維持し、さらに非連続的な加熱によって冷却す
るという加熱処理工程によって組合せ物を共焼成する。 共焼成の最中、有機媒体が厚膜イーストから、またセラ
ミック生テープからポリマー製バインダがそれぞれ揮発
によって除去され、テープ中の無機バインダとアルミナ
の双方が焼結される。最後のパターン状導体層６を、厚
膜導体ペーストのスクリーン印刷によって。 充填されたビアのレジストレーションに沿りて焼成セラ
ミックテープの表面に形成する（（ｇ）工程）。 最後にω）工程で得られた組合せ物を（！）工程と同じ
操作で焼成する。上述の方法においては、第１の・ぐタ
ーン状導体層を、第１のテープ積層工程の前に焼成する
こともできる。このように−回焼成を加えると第１の導
体層は薄くなシ、その上に第１の誘電体生チーｆを形成
するのが容易になる。導体層が２層しかない多層構造の
場合は、第１図において（ｄ）工程と（ｇ）工程の後だ
けでな（、（ｅ）工程の後にも焼成を行なうのが好まし
い０ 第２図についてみると、（＆）工程においては、アルミ
ナでできた固いセラミック基板１１！：用意する。 （ｂ）工程においては、パターン状導体層２を基板の表
面に厚膜導体ペーストをスクリーン印刷することによっ
て形成する。導体層２ｔ−形成した後、（ｅ）工程にお
いては、未充填のビア４を有する誘電体生テープ３をパ
ターン状導体層２と基板の特定の箇所の上に、下地導体
層２のレジストレーションに従って積層する。積層時の
条件は第１図で説明したものと同じである。（ｄ）工程
においては、未焼成セラミツクテープ中のビアを、厚膜
導体ペースト５′ｆｔスクリーン印刷することによって
充填する。 ビアの充填に続いて（ｅ）工程においては、下地生テー
プ３中の充填ビア５のレジストレーションに従って、生
テープの上に厚膜導体ペーストをスクリーン印刷するこ
とＫよシ第２のパターン状導体層６を形成する。導体層
６の形成が終わったら、多層組合せ物が５つの導体層を
有するように（ｃ）工程から（ｅ）工程までを繰返す、
繰返し工程が終ったら。 （ｇ）工程において、組合せ物を第１図の焼成工程で説
明したのと同じ条件下で共焼成する。輸）工程の共焼成
を経て得られた組合せ物は第１図で得られたものと同じ
構造を有している。第１図で説明したように、第１の導
体層は第１の′Ｉｆｊ電体生電体生理−１層に先立りて
・焼成することができる。 第３図についてみると、Ｃ＆）工程においては、アルミ
ナでできた固いセラばツク基板ｌを用意する。 （ｂ）工程においては、基板ｌの表面に厚膜導体ペース
トをスクリーン印刷することにより、パターン状導体層
２を形成する。導体パターン２を形成した後、（ｅ）工
程においては、未充填のビア４ｔ−有する誘電体生テー
プ３を、−４′タ一ン状導体層２と基板の特定の箇所の
上に、下地導体２のレジストレーションに従つて積層す
る。（ｄ）工程においては、未焼成セラばツク中のビア
を厚膜導体ペーストをスクリーン印刷することによって
充填する。（ｅ）工程においては、第２のパターン状導
体層６を、下地生テープ層３中の充填されたビア５のレ
ゾストレージョンだ従ってスクリーン印刷で形成する。 第２の導体層６を形成した後、未充填のビア８ｔ−有す
る第２の誘電体生テープ層を・９タ一ン状導体層６と生
テープ層３の特定の箇所の上に積層する（（ｆ）工程）
。次いで（ｄ）工程から（ｆ）工程までを２回繰返しく
□□□）工程）、その後４つの導体層を有する組合せ物
を上述のような操作で共焼成する（（ｈ）工程）。未充
填のビア８は、（ｈ）工程の共焼成の後、最後の誘電体
テープ層の表面に最後のノ４ターン状導体層ＩＯを印刷
する際に、゛充填される。次いで導体層は多層構造の処
理を完全なものにするため後焼成される。ビア９の充填
と導体１０の印刷は分けて行ってもよい。この場合は充
填されたビア９の焼成は、・ぐターン状導体１０の形成
前に焼成工程を追加して行なう。最終的な多層構造は、
第１図又は第２図で説明したものと同じ構成を有する。 第４図についてみると、（ａ）工程においては、アルミ
ナでできた固いセラミック基板１を用意する。 （ｂ）工４１においては、第１図及び第２図で説明した
手Ｈ４に、従って訪電体生テープ層ノ２を基板表面に積
層する。テープ層はビア１３を有しても有しなくてもよ
い。それは回路デザインによって定まる。 第１のテープ層がビアを有する場合は、未充填のビア１
３は、続く導体層の印刷工程中に充填でれるか、又は別
に導体ペーストをビアの中ヘスクリーン印刷することに
よって充填する。（ｅ）工程においては、未充填のビア
１３のレジストレーションに従って生テープ層１２上に
、／ｆター／状状体体層１５ｆスクリーン印刷る。生テ
ープにあるビアは、このスクリーン印刷工程中に、厚膜
ペーストがビア内に流れ込むことによりて充填される。 しかし、導体層１５の印刷とビア１４の充填が２りの別
々の工程によりて行なえることは当業者には自明である
。厚膜導体層のスクリーン印刷とビアの充填が終わった
ら、もしビアがあるなら、予めビアが形成された第２の
誘電体生テープ層Ｉ６を下地生テープ層の露出部分と印
刷された導体層１５の上に、レジストレーションに従っ
て積層する。 生テープ層１６の形成後は、多眉組合せ物が４つの導体
層を有するように（ｃ）工程と（ｄ）工程を３回繰返す
（（ｅ）工程）。次いで（ｆ）工程では第１図及び第２
図で説明した焼成工程と同じ条件で組合せ物を共焼成す
る。次いで焼成された組合せ物の最上層にあるテープ層
中の未充填ビアは、（ｅ）工程と同じ操作で導体層１９
を印刷する（（ｇ）工程）際同時に充填される。導体層
の印刷とビアの充填は別々に行なうこともできる。次い
で瞳）工程で得られた組合せ物を、前の焼成工程と同じ
条件下で焼成する（ （ｈ）工程）・ビア１８の充填を
導体層１９の印刷を別の工程で行なう場合は、望むなら
ばビア充填の後に付〃口的な焼成を行なうこともできる
。多層回路構造は第６図に示す。 第５図についてみると、（ａ）工程においては、アルミ
ナでできた固いセラミック基板１ｆ、用意する。 （ｂ）工程におＡては、第１図及び第２図で説明した手
順に従って誘電体テープ層１２′ｊｋ基板表面に積層す
る。テープ層はビア１３ｔ−有しても有しなくてもよい
。それは回路デザインによって定まる。 第１のテープ層がビアを有する場合は、未充填のビア１
３は、続く導体層の印刷工程中に充填されるか、又は別
に印刷工程を設けて導体ペーストをビアの中ヘスクリー
ン印刷することＫよって充填する。（ｅ）工程において
は、ビア１３のレジストレーションに従って生テープ層
１２上にツクターン状導体層１５をスクリーン印刷する
。生テープ中のビアは、この工程中に厚膜（−ストがビ
ア内に流れ込むことによって充填される。上述のように
印刷とビアの充填は別々にスクリーン印刷を施して行な
うこともできる。厚膜導体層のスクリーン印刷とビア１
４の充填が終ったら、予めビア１７が形成された第２の
誘導体生テープ層１６１に下地生テープ層の露出部分と
印刷された導体層１５の上にレノストレージ、ンに従つ
て積層する。（ｄ）工、程において生テープを形成した
後は、露出された生テープ層の上に、未充填ピアのレジ
ストレージ。 ンに従つて厚膜導体ペーストをスクリーン印刷すること
により、パターン状導体層１９を形成する（（ｅ）工程
）。生テープ中のビアは、（ｃ）工程と同じようにこの
印刷工程中に厚膜ペーストがビア内に流れ込むことによ
って充填されるか、または新たなスクリーン印刷工程を
設けて充填する。次いで５つの導体層を有する多層組合
せ物を形成する丸め（ｄ）工程と（ｅ）工程を３回繰返
した（（ｆ）工程）後、組合せ物を上述と同じ条件下で
共焼成する（（ｇ）工程）。 第６図についてみると、（１）工程においては、アルミ
ナでできた固いセラミック基板１ｔ−用意する。 （ｂ）工程においては、第１図及び第２図で説明した手
順に従って誘電体テープ層１２を基板表面に積層する。 テープ層はビア１３ｆ有しても有しなくてもよい。それ
は回路デザインによって定まる。 第１のテープ層がビアを有する場合は、未充填のピアノ
３は、続く導体層の印刷工程中に充填されるか、又は別
に印刷工程を設けて導体ペーストをビアの中ヘスクリー
ン印刷することによりて充填する。（ｅ）工程において
は、未充填のビア１３は、導体ペースト１４をピア内へ
スクリーン印刷することによって充填する。（ｄ）工程
においては、充填ビア１４のレジストレーションに従つ
てスクリーン印刷によって積層生チーｆｌｚ上にパター
ン状導体層１５を形成する。（ｄ）工程で形成した導体
層と下地となる生テープ層１２の上に、未充填のビア１
２を有する誘電体生テープ１６をパターン状導体層１５
のレゾストレージョンに従って横１−する。誘電体生テ
ープ１６の積層後、導体ペーストのスクリーン印刷によ
ってビア１８を充填する（（ｆ）工程）。（ｄ）工程か
ら（ｆ）工程までｆ、３回繰返した後、得られた多層構
造物を上述の操作で共焼成する（（ｈ）工程）。共焼成
が終りたら、最後のパターン状導体層１９を、充填ピア
のレジストレーションに従って一番上の生テープ上に形
成し
【（１）工程】、素子全部を焼成する（（ｊ）工程
）。
）。
第１図ないし第６図は本発明の６つの態様における一連
の工程を模式的に示した図である。 出願人代理人 弁理士 鈴 江 武 彦１、事件の表
示 特願昭６３−２３２１３８号 ２、発明の名称 多層回路の製造方法 ３、補正をする者 事件との関係 特許出願人 名称 イー・アイ・デュポン・ドウ・ヌムールアンド・
カンパニー ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル〒１
００ 電話 ０３ （５０２）３１８１ （大代表）
を用意する工程、 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （ｅ） パターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （ｅ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｂ）工程
から（ｄ）工程までを繰返す工程、（１’） （ｅ）
工程で得られた多層の組合せ物を共焼成する工程、 （ｇ）セラミックテープ中のビアのレジストレーション
に従って、（ｆ’）工程で共焼成された組合せ物のセラ
ミックテープ上にパターン状導体層を形成する工程、及
び （ｈ） パターン状導体層を焼成する工程の一連の工
程を含む多層回路の製造方法。 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （ｅ） パターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （（３） 生テープ中のビアのレジストレーションに
従って、（ｄ）工程で焼成されなかった組合せ物の生テ
ープ上にパターン状導体層を形成する工程、 （「） 多層回路が２層以上の導体パターンを（ｇ）
（ｆ’）工程で得られた多層の組合せ物を共焼成す
る工程の一連の工程を含む多層回路の製造方法。 （３）前記（ｂ）工程で形成される第１のパターン状導
体層が前記（ｃ）工程の前に焼成される請求項用意する
工程、 （ｈ） Ｊ：２基板上にパターン状の導体層を形成す
る工程、 （ｃ） パターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたとアを有する誘電体生テープ層を積層する
工程、 （ｄ） ｆｉｎ層された生テープ中のビアを導体金属
で充填する工程、 （ｅ） 生テープ中のビアのレジストレーションに従
って、（ｄ）工程で焼成されなかった組合せ物の生テー
プ上にパターン状導体層を形成する工程、 （「） パターン状導体層と誘電体層の露出部分に（
ｅ）工程のパターン状導体層に従って形成されたとアを
有する生テープ層を積層する工程、（ｇ） 多層回路
が３層以上の導体パターンを必要とする場合は、所望の
回路層数が得られるまで（ｄ）工程から（ｒ）工程まで
を繰返す工程、（ｈ） （ｇ）工程で得られた多層の
組合せ物を共焼成する工程、 （１） 焼成されたセラミックテープ中のビアを充填
し、（ｈ）工程で焼成された組合せ物のセラミックテー
プ上に、セラミックテープ中のビアのレジストレーショ
ンに従ってパターン状導体層を形成する工程、及び Ｕ） （１）工程で得られた多層の組合せ物を焼成す
る工程の一連の工程を含む多層回路の製造方法。 （５）（ａ） 方向安定性を有する基板を用意する工
程、 （ｂ） 上記基板上に誘電体生テープを積層する工程
、 （ｅ） 生テープ中のビアを充填し誘電体生テープ層
上にパターン状導体層を形成する工程、（ｄ） パタ
ーン状導体層と下地誘電体生テープの露出部分に、（ｅ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、（ｅ） 多層回路が２層以上の導体パターンを
必要とする場合は、所望の回路層数が得られるまで（ｅ
）工程と（ｄ）工程を繰返す工程、（「） （ｅ）工
程で得られた多層の組合せ物を共焼成する工程、 （ｇ） 焼成されたセラミックテープ中のビアを充填
し、（「）工程で得られた焼成組合せ物のセラミックテ
ープ上にパターン状導体層を形成する工程、 （ｈ） （ｇ）工程で得られたビアとパターン状導体
層を焼成する工程の一連の工程を含む多層回路の製造方
法。 （６）最後から２番目の工程で充填されるビアはパター
ン状導体層を形成する前に焼成される請求項４又は５記
載の方法。 （７） 焼成セラミックテープ中のビアは最後から２
番目の工程のパターン状導体層の形成中に充填される請
求項４又は５記載の方法。 （８）（ａ） 方向安定性を有する基板を用意する工
程、 （ｂ） 上記基板上に誘電体生テープ層を積層する工
程、 （ｅ） 生テープ中のビアを充填し、誘電体生テープ
層上にパターン状導体層を形成する工程、（ｄ） パ
ターン状導体層と下地となる誘電体生テープの露出部分
に、（ｅ）工程のパターン状導体層のレジストレージ瑳
ンに従って形成されたビアを有する誘電体生テープ層を
積層する工程、（ｅ） 誘電体生テープ中のビアを充
填し、（ｄ）工程で得られた誘電体生テープ上にパター
ン状導体層を形成する工程、 ＣＩ’） 多層回路が２層以上の導体パターンを必要
とする場合は、所望の回路層数が得られるまで（ｄ）工
程と（ｅ）工程を繰返す工程、及び（ｇ） （ｒ）工
程で得られた多層組合せ物を共焼成する工程の一連の工
程を含む多層回路の製造方法。 （９） 第１の未焼成セラミツクテープは第１のパタ
ーン状導体層を形成する際に充填されるとアを有する請
求項５又は８記載の方法。 （１０） とアは第１のパターン状導体層を形成する
前に充填され焼成される請求項８記載の方法。 （１１）（ａ） 方向安定性を存する基板を用意する
工程、 （ｂ） 上記基板上に誘電体生テープ層を積層する工
程、 （ｅ） 誘電体生テープ層中のとアを充填する工程、 （ｄ） 生テープ層上に、下地となる誘電体生テープ
中のビアに従ってパターン状導体層を形成する工程、 （ｅ） パターン状導体層と下地となる生テープの露
出部分に、（ｄ）工程のパターン状導体層のレジストレ
ーションに従って形成されたとアを有する誘電体生テー
プ層を積層する工程、Ｃｒ）（ｅ）工程で得られた誘電
体生テープのビアを導体金属で充填する工程、 （ｇ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｄ）工程
から（１’）工程までを繰返す工程、及び（ｈ） （
ｇ）工程で得られた多層組合せ物を共焼成する工程、 （１） セラミックテープ中のとアのレジストレーシ
ョンに従って、（ｈ）工程で共焼成された組合せ物のセ
ラミックテープ上にパターン状導体層を形成する工程、
及び （ｊ） パターン状導体層を焼成する工程の一連の工
程を含む多層回路の製造方法。 （１２）基板は導電性である請求項５．８及び１１のい
ずれか１項記載の方法。 （Ｉ３）基板は絶縁性である請求項５．８及び１１のい
ずれか１項記載の方法。 出願人代理人 弁理士 鈴江武彦
の工程を模式的に示した図である。 出願人代理人 弁理士 鈴 江 武 彦１、事件の表
示 特願昭６３−２３２１３８号 ２、発明の名称 多層回路の製造方法 ３、補正をする者 事件との関係 特許出願人 名称 イー・アイ・デュポン・ドウ・ヌムールアンド・
カンパニー ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル〒１
００ 電話 ０３ （５０２）３１８１ （大代表）
を用意する工程、 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （ｅ） パターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （ｅ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｂ）工程
から（ｄ）工程までを繰返す工程、（１’） （ｅ）
工程で得られた多層の組合せ物を共焼成する工程、 （ｇ）セラミックテープ中のビアのレジストレーション
に従って、（ｆ’）工程で共焼成された組合せ物のセラ
ミックテープ上にパターン状導体層を形成する工程、及
び （ｈ） パターン状導体層を焼成する工程の一連の工
程を含む多層回路の製造方法。 （ｂ） 上記基板上にパターン状の導体層を形成する
工程、 （ｅ） パターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、 （ｄ） 積層された生テープ中のビアを導体金属で充
填する工程、 （（３） 生テープ中のビアのレジストレーションに
従って、（ｄ）工程で焼成されなかった組合せ物の生テ
ープ上にパターン状導体層を形成する工程、 （「） 多層回路が２層以上の導体パターンを（ｇ）
（ｆ’）工程で得られた多層の組合せ物を共焼成す
る工程の一連の工程を含む多層回路の製造方法。 （３）前記（ｂ）工程で形成される第１のパターン状導
体層が前記（ｃ）工程の前に焼成される請求項用意する
工程、 （ｈ） Ｊ：２基板上にパターン状の導体層を形成す
る工程、 （ｃ） パターン状導体層と基板の露出部分に、（ｂ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたとアを有する誘電体生テープ層を積層する
工程、 （ｄ） ｆｉｎ層された生テープ中のビアを導体金属
で充填する工程、 （ｅ） 生テープ中のビアのレジストレーションに従
って、（ｄ）工程で焼成されなかった組合せ物の生テー
プ上にパターン状導体層を形成する工程、 （「） パターン状導体層と誘電体層の露出部分に（
ｅ）工程のパターン状導体層に従って形成されたとアを
有する生テープ層を積層する工程、（ｇ） 多層回路
が３層以上の導体パターンを必要とする場合は、所望の
回路層数が得られるまで（ｄ）工程から（ｒ）工程まで
を繰返す工程、（ｈ） （ｇ）工程で得られた多層の
組合せ物を共焼成する工程、 （１） 焼成されたセラミックテープ中のビアを充填
し、（ｈ）工程で焼成された組合せ物のセラミックテー
プ上に、セラミックテープ中のビアのレジストレーショ
ンに従ってパターン状導体層を形成する工程、及び Ｕ） （１）工程で得られた多層の組合せ物を焼成す
る工程の一連の工程を含む多層回路の製造方法。 （５）（ａ） 方向安定性を有する基板を用意する工
程、 （ｂ） 上記基板上に誘電体生テープを積層する工程
、 （ｅ） 生テープ中のビアを充填し誘電体生テープ層
上にパターン状導体層を形成する工程、（ｄ） パタ
ーン状導体層と下地誘電体生テープの露出部分に、（ｅ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、（ｅ） 多層回路が２層以上の導体パターンを
必要とする場合は、所望の回路層数が得られるまで（ｅ
）工程と（ｄ）工程を繰返す工程、（「） （ｅ）工
程で得られた多層の組合せ物を共焼成する工程、 （ｇ） 焼成されたセラミックテープ中のビアを充填
し、（「）工程で得られた焼成組合せ物のセラミックテ
ープ上にパターン状導体層を形成する工程、 （ｈ） （ｇ）工程で得られたビアとパターン状導体
層を焼成する工程の一連の工程を含む多層回路の製造方
法。 （６）最後から２番目の工程で充填されるビアはパター
ン状導体層を形成する前に焼成される請求項４又は５記
載の方法。 （７） 焼成セラミックテープ中のビアは最後から２
番目の工程のパターン状導体層の形成中に充填される請
求項４又は５記載の方法。 （８）（ａ） 方向安定性を有する基板を用意する工
程、 （ｂ） 上記基板上に誘電体生テープ層を積層する工
程、 （ｅ） 生テープ中のビアを充填し、誘電体生テープ
層上にパターン状導体層を形成する工程、（ｄ） パ
ターン状導体層と下地となる誘電体生テープの露出部分
に、（ｅ）工程のパターン状導体層のレジストレージ瑳
ンに従って形成されたビアを有する誘電体生テープ層を
積層する工程、（ｅ） 誘電体生テープ中のビアを充
填し、（ｄ）工程で得られた誘電体生テープ上にパター
ン状導体層を形成する工程、 ＣＩ’） 多層回路が２層以上の導体パターンを必要
とする場合は、所望の回路層数が得られるまで（ｄ）工
程と（ｅ）工程を繰返す工程、及び（ｇ） （ｒ）工
程で得られた多層組合せ物を共焼成する工程の一連の工
程を含む多層回路の製造方法。 （９） 第１の未焼成セラミツクテープは第１のパタ
ーン状導体層を形成する際に充填されるとアを有する請
求項５又は８記載の方法。 （１０） とアは第１のパターン状導体層を形成する
前に充填され焼成される請求項８記載の方法。 （１１）（ａ） 方向安定性を存する基板を用意する
工程、 （ｂ） 上記基板上に誘電体生テープ層を積層する工
程、 （ｅ） 誘電体生テープ層中のとアを充填する工程、 （ｄ） 生テープ層上に、下地となる誘電体生テープ
中のビアに従ってパターン状導体層を形成する工程、 （ｅ） パターン状導体層と下地となる生テープの露
出部分に、（ｄ）工程のパターン状導体層のレジストレ
ーションに従って形成されたとアを有する誘電体生テー
プ層を積層する工程、Ｃｒ）（ｅ）工程で得られた誘電
体生テープのビアを導体金属で充填する工程、 （ｇ） 多層回路が２層以上の導体パターンを必要と
する場合は、所望の回路層数が得られるまで（ｄ）工程
から（１’）工程までを繰返す工程、及び（ｈ） （
ｇ）工程で得られた多層組合せ物を共焼成する工程、 （１） セラミックテープ中のとアのレジストレーシ
ョンに従って、（ｈ）工程で共焼成された組合せ物のセ
ラミックテープ上にパターン状導体層を形成する工程、
及び （ｊ） パターン状導体層を焼成する工程の一連の工
程を含む多層回路の製造方法。 （１２）基板は導電性である請求項５．８及び１１のい
ずれか１項記載の方法。 （Ｉ３）基板は絶縁性である請求項５．８及び１１のい
ずれか１項記載の方法。 出願人代理人 弁理士 鈴江武彦
Claims (21)
- （１）（ａ）方向安定性を有し、電気絶縁性の基板を用
意する工程、 （ｂ）上記基板上にパターン状の導体層を形成する工程
、 （ｃ）パターン状導体層と基板の露出部分に、（ｂ）工
程のパターン状導体層のレジストレーションに従って形
成されたビアを有する誘電体生テープ層を積層する工程
、 （ｄ）積層された生テープ中のビアを導体金属で充填す
る工程、 （ｅ）多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで（ｂ）工程から
（ｄ）工程までを繰返す工程、（ｆ）（ｅ）工程で得ら
れた多層の組合せ物を共焼成する工程、 （ｇ）セラミックテープ中のビアのレジストレーション
に従って、（ｆ）工程で共焼成された組合せ物のセラミ
ックテープ上にパターン状導体層を形成する工程、及び （ｈ）パターン状導体層を焼成する工程の一連の工程を
含む多層回路の製造方法。 - （２）（ｂ）工程で形成される第１のパターン状導体層
が（ｃ）工程の前に焼成される請求項１記載の方法。 - （３）（ａ）方向安定性を有し電気絶縁性の基板を用意
する工程、 （ｂ）上記基板上にパターン状の導体層を形成する工程
、 （ｃ）パターン状導体層と基板の露出部分に、（ｂ）工
程のパターン状導体層のレジストレーションに従って形
成されたビアを有する誘電体生テープ層を積層する工程
、 （ｄ）積層された生テープ中のビアを導体金属で充填す
る工程、 （ｅ）生テープ中のビアのレジストレーションに従つて
、（ｄ）工程で焼成されなかつた組合せ物の生テープ上
にパターン状導体層を形成する工程、（ｆ）多層回路が
２層以上の導体パターンを必要とする場合は、所望の回
路層数が得られるまで（ｃ）工程から（ｅ）工程までを
繰返す工程、及び（ｇ）（ｆ）工程で得られた多層の組
合せ物を共焼成する工程の一連の工程を含む多層回路の
製造方法。 - （４）（ｂ）工程で形成される第１のパターン状導体層
が（ｃ）工程の前に焼成される請求項３記載の方法。 - （５）（ａ）方向安定性を有し電気絶縁性の基板を用意
する工程、 （ｂ）上記基板上にパターン状の導体層を形成する工程
、 （ｃ）パターン状導体層と基板の露出部分に、（ｂ）工
程のパターン状導体層のレジストレーションに従って形
成されたビアを有する誘電体生テープ層を積層する工程
、 （ｄ）積層された生テープ中のビアを導体金属で充填す
る工程、 （ｅ）生テープ中のビアのレジストレーションに従つて
、（ｄ）工程で焼成されなかった組合せ物の生テープ上
にパターン状導体層を形成する工程、（ｆ）パターン状
導体層と誘電体層の露出部分に（ｅ）工程のパターン状
導体層に従って形成されたビアを有する生テープ層を積
層する工程、 （ｇ）多層回路が３層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで（ｄ）工程から
（ｆ）工程までを繰返す工程、（ｈ）（ｇ）工程で得ら
れた多層の組合せ物を共焼成する工程、 （ｉ）焼成されたセラミックテープ中のビアを充填し（
ｈ）工程で焼成された組合せ物のセラミックテープ上に
、セラミックテープ中のビアのレジストレーションに従
ってパターン状導体層を形成する工程、及び （ｊ）（ｉ）工程で得られた多層の組合せ物を焼成する
工程の一連の工程を含む多層回路の製造方法。 - （６）（ｉ）工程で充填されるビアはパターン状導体層
を形成する前に焼成される請求項５記載の方法。 - （７）焼成セラミックテープ中のビアは（ｉ）工程のパ
ターン状導体層の形成中に充填される請求項５記載の方
法。 - （８）（ａ）方向安定性を有する基板を用意する工程、
（ｂ）上記基板上に誘電体生テープ層する 工程、 （ｃ）生テープ中のビアを充填し誘電体生テープ層上に
パターン状導体層を形成する工程、（ｄ）パターン状導
体層と下地誘電体生テープの露出部分に、（ｃ）工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 （ｅ）多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで（ｅ）工程と（
ｄ）工程を繰返す工程、 （ｆ），（ｅ）工程で得られた多層の組合せ物を共焼成
する工程、 （ｇ）焼成されたセラミックテープ中のビアを充填し、
（ｆ）工程で得られた焼成組合せ物のセラミックテープ
上にパターン状導体層を形成する工程、（ｈ）（ｇ）工
程で得られたビアとパターン状導体層を焼成する工程の
一連の工程を含む多層回路の製造方法。 - （９）（ｇ）工程で充填されるビアはパターン状導体層
を形成する前に焼成される請求項８記載の方法。 - （１０）第１の未焼成セラミックテープは第１のパター
ン状導体層を形成する際に充填されるビアを有する請求
項８記載の方法。 - （１１）焼成セラミックテープ中のビアは（ｇ）工程の
パターン状導体層形成の際に充填される請求項８記載の
方法。 - （１２）基板は導電性である請求項８記載の方法。
- （１３）基板は絶縁性である請求項８記載の方法。
- （１４）（ａ）方向安定性を有する基板を用意する工程
、（ｂ）上記基板上に誘電体生テープ層を積層する工程
、 （ｃ）生テープ中のビアを充填し、誘電体生テープ層上
にパターン状導体層を形成する工程、（ｄ）パターン状
導体層と下地となる誘電体生テープの露出部分に、（ｃ
）工程のパターン状導体層のレジストレーションに従っ
て形成されたビアを有する誘電体生テープ層を積層する
工程、 （ｅ）誘電体生テープ中のビアを充填し、（ｄ）工程で
得られた誘電体生テープ上にパターン状導体層を形成す
る工程、 （ｆ）多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで（ｄ）工程と（
ｅ）工程を繰返す工程、及び（ｇ）（ｆ）工程で得られ
た多層組合せ物を共焼成する工程の一連の工程を含む多
層回路の製造方法。 - （１５）第１の未焼成セラミックテープは第１のパター
ン状導体層を形成する際に充填されるビアを有する請求
項１４記載の方法。 - （１６）ビアは第１のパターン状導体層を形成する前に
充填され焼成される請求項１４記載の方法。 - （１７）基板は導電性である請求項１４記載の方法。
- （１８）基板は絶縁性である請求項１４記載の方法。
- （１９）（ａ）方向安定性を有する基板を用意する工程
、（ｂ）上記基板上に誘電体生テープ層を積層する工程
、 （ｃ）誘電体生テープ層中のビアを充填する工程、 （ｄ）生テープ層上に、下地となる誘電体生テープ中の
ビアに従ってパターン状導体層を形成する工程。 （ｅ）パターン状導体層と下地となる生テープの露出部
分に、（ｄ）工程のパターン状導体層のレジストレーシ
ョンに従って形成されたビアを有する誘電体生テープ層
を積層する工程、 （ｆ）（ｅ）工程で得られた誘電体生テープのビアを導
体金属で充填する工程、 （ｇ）多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで（ｄ）工程から
（ｆ）工程までを繰返す工程、及び（ｈ）（ｇ）工程で
得られた多層組合せ物を共焼成する工程、 （ｉ）セラミックテープ中のビアのレジストレーション
に従って、（ｈ）工程で共焼成された組合せ物のセラミ
ックテープ上にパターン状導体層を形成する工程、及び （ｊ）パターン状導体層を焼成する工程の一連の工程を
含む多層回路の製造方法。 - （２０）基板は導電性である請求項１９記載の方法。
- （２１）基板は絶縁性である請求項１９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/098,181 US4799984A (en) | 1987-09-18 | 1987-09-18 | Method for fabricating multilayer circuits |
| US98181 | 1987-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100997A true JPH01100997A (ja) | 1989-04-19 |
| JPH0634450B2 JPH0634450B2 (ja) | 1994-05-02 |
Family
ID=22267803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232138A Expired - Lifetime JPH0634450B2 (ja) | 1987-09-18 | 1988-09-16 | 多層回路の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4799984A (ja) |
| EP (1) | EP0307878A3 (ja) |
| JP (1) | JPH0634450B2 (ja) |
| KR (1) | KR970004759B1 (ja) |
| CA (1) | CA1297596C (ja) |
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