JPH0634450B2 - 多層回路の製造方法 - Google Patents
多層回路の製造方法Info
- Publication number
- JPH0634450B2 JPH0634450B2 JP63232138A JP23213888A JPH0634450B2 JP H0634450 B2 JPH0634450 B2 JP H0634450B2 JP 63232138 A JP63232138 A JP 63232138A JP 23213888 A JP23213888 A JP 23213888A JP H0634450 B2 JPH0634450 B2 JP H0634450B2
- Authority
- JP
- Japan
- Prior art keywords
- tape
- conductor layer
- layer
- patterned conductor
- vias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000004020 conductor Substances 0.000 claims description 176
- 239000000758 substrate Substances 0.000 claims description 63
- 239000000919 ceramic Substances 0.000 claims description 36
- 238000010304 firing Methods 0.000 claims description 33
- 238000010030 laminating Methods 0.000 claims description 22
- 238000010344 co-firing Methods 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 164
- 239000010408 film Substances 0.000 description 30
- 238000007650 screen-printing Methods 0.000 description 20
- 238000007639 printing Methods 0.000 description 15
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 12
- 239000000463 material Substances 0.000 description 6
- 239000011230 binding agent Substances 0.000 description 4
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052573 porcelain Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49163—Manufacturing circuit on or in base with sintering of base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】 本発明は層間絶縁用誘導体生（未焼成）テープを用いる
多層回路の製造方法に関する。
多層回路の製造方法に関する。
内部接続型回路基板は、基板上で電気的機械的に互いに
連結された多数の非常に小さな回路素子からなる電気回
路又はサブシステムである。そしてこれらいくつかの基
板を組合せて、一つの稠密なパッケージ内に互いに物理
的に隔離された状態で隣合せて設置し、互いに電気的に
連結させ、及び／又は該パッケージから延びる共通配線
に連結することが望まれている。
連結された多数の非常に小さな回路素子からなる電気回
路又はサブシステムである。そしてこれらいくつかの基
板を組合せて、一つの稠密なパッケージ内に互いに物理
的に隔離された状態で隣合せて設置し、互いに電気的に
連結させ、及び／又は該パッケージから延びる共通配線
に連結することが望まれている。
複雑な電気回路は、一般的に絶縁膜で分離された数個の
導体層で構成される。導体層はビアと呼ばれる誘電体を
通過する電気的な導通を通して各階層間で連結される。
このような多層構造は回路をより稠密なものにする。
導体層で構成される。導体層はビアと呼ばれる誘電体を
通過する電気的な導通を通して各階層間で連結される。
このような多層構造は回路をより稠密なものにする。
よく知られた多層回路形成方法の一つは、アルミナのよ
うな固い絶縁基板の上に厚膜導体と誘電体を連続的に印
刷・焼成していくものである。アルミナ基板は機械的な
支持とＸ−Ｙ方向の安定性を与え、パターン状に形成し
た厚膜導体と誘電体層へのレジストレーションを容易に
する。しかしこの厚膜導体を用いる方法は、スクリーン
メッシュを用いた印刷の際に誘導体層にピンホール又は
気泡が生じ、導体間に短絡が起こるおそれがあるという
欠点を有する。そこでもし印刷工程においてペーストが
十分に流れて厚膜誘電体が形成され、ピンホールの生ず
るおそれを十分に少なくできるならば、小さなビアは、
ビアホールへ誘導体ペーストが流れ込むようにすること
によって充電できるであろう。しかしそれでも各層につ
いて印刷と焼成を繰返すことは時間と費用がかかる。
うな固い絶縁基板の上に厚膜導体と誘電体を連続的に印
刷・焼成していくものである。アルミナ基板は機械的な
支持とＸ−Ｙ方向の安定性を与え、パターン状に形成し
た厚膜導体と誘電体層へのレジストレーションを容易に
する。しかしこの厚膜導体を用いる方法は、スクリーン
メッシュを用いた印刷の際に誘導体層にピンホール又は
気泡が生じ、導体間に短絡が起こるおそれがあるという
欠点を有する。そこでもし印刷工程においてペーストが
十分に流れて厚膜誘電体が形成され、ピンホールの生ず
るおそれを十分に少なくできるならば、小さなビアは、
ビアホールへ誘導体ペーストが流れ込むようにすること
によって充電できるであろう。しかしそれでも各層につ
いて印刷と焼成を繰返すことは時間と費用がかかる。
多層回路を形成するもう一つの方法は、いくつかの導体
層を相互に連結するため誘電体層中に形成されたる金属
ビアと共に印刷された導体層が間に形成された複数のセ
ラミック製テープの誘電体を共焼成する方法である（ス
タインバーグの米国特許第4,654,095号参照）。これら
テープ状の各層をレジストレーションに沿って積重ね、
所定の温度・圧力下で一緒に圧縮すると、一体構造物が
形成される。この構造物は、有機バインダを除去するた
め、導体金属を焼結するため、そして誘電体を稠密にす
るため、高温で焼成される。この方法は焼成が一回で済
むため、製造時間の短縮と省力化を可能にし、さらに導
体間の短絡を生ずる易動性金属の拡散を抑制するという
利点を有する。しかしながら、この方法は焼成時の収縮
の程度を制御するのが難しいという欠点がある。Ｘ−Ｙ
方向に不安定性だと、大規模で複雑な回路においては好
ましくない。なぜなら一連の組立て工程中にミスレジス
トレーションを起こすおそれがあるからである。
層を相互に連結するため誘電体層中に形成されたる金属
ビアと共に印刷された導体層が間に形成された複数のセ
ラミック製テープの誘電体を共焼成する方法である（ス
タインバーグの米国特許第4,654,095号参照）。これら
テープ状の各層をレジストレーションに沿って積重ね、
所定の温度・圧力下で一緒に圧縮すると、一体構造物が
形成される。この構造物は、有機バインダを除去するた
め、導体金属を焼結するため、そして誘電体を稠密にす
るため、高温で焼成される。この方法は焼成が一回で済
むため、製造時間の短縮と省力化を可能にし、さらに導
体間の短絡を生ずる易動性金属の拡散を抑制するという
利点を有する。しかしながら、この方法は焼成時の収縮
の程度を制御するのが難しいという欠点がある。Ｘ−Ｙ
方向に不安定性だと、大規模で複雑な回路においては好
ましくない。なぜなら一連の組立て工程中にミスレジス
トレーションを起こすおそれがあるからである。
ビストリオールとブラウンの米国特許第4,645,552号
も、回路導体層と誘電体層を連続的に回路に積層して焼
成するという上述の厚膜導体を用いる方法に似た、剛体
基板上の多層回路製造方法を開示している。この特許に
おける回路は、固くＸ−Ｙ方向への安定性を有する基板
上に、次の一連の工程を経て形成される。
も、回路導体層と誘電体層を連続的に回路に積層して焼
成するという上述の厚膜導体を用いる方法に似た、剛体
基板上の多層回路製造方法を開示している。この特許に
おける回路は、固くＸ−Ｙ方向への安定性を有する基板
上に、次の一連の工程を経て形成される。
(a) 方向安定性を有する基板上に導体パターンを形成
する、 (b) 誘電体生テープ中にビアホールを形成する、 (c) 基板上の導体パターンに従って生テープを積層す
る、 (d) 基板、導体及び生テープの三者を焼成する、 (e) 誘電体テープの上面を金属化してビアを充填す
る、及び (f) (b)から(e)までの工程を多層構造が完了するまで
繰返す。
する、 (b) 誘電体生テープ中にビアホールを形成する、 (c) 基板上の導体パターンに従って生テープを積層す
る、 (d) 基板、導体及び生テープの三者を焼成する、 (e) 誘電体テープの上面を金属化してビアを充填す
る、及び (f) (b)から(e)までの工程を多層構造が完了するまで
繰返す。
この方法は厚膜多層回路製造方法の欠点のいくつかを解
消する。なぜならば生テープを絶縁層として用い、機械
的に穿孔されたビアを取り入れたため、ピンホールが発
生したりビアが閉塞するおそれがなくなるからである。
しかし、この方法においては、各誘電体テープについて
それぞれ焼成を行なわねばならない。これには時間と費
用がかかる。さらにこのような焼成を繰返すと誘電体層
中に導体が拡散し、汚染が進んで、導体層間での短絡が
起こりやすくなる。
消する。なぜならば生テープを絶縁層として用い、機械
的に穿孔されたビアを取り入れたため、ピンホールが発
生したりビアが閉塞するおそれがなくなるからである。
しかし、この方法においては、各誘電体テープについて
それぞれ焼成を行なわねばならない。これには時間と費
用がかかる。さらにこのような焼成を繰返すと誘電体層
中に導体が拡散し、汚染が進んで、導体層間での短絡が
起こりやすくなる。
生テープを用いる多層回路の製造方法は、レリックの米
国特許第4,665,864号にも開示されている。ここでは各
機能層の焼成を連続的に、即ち次の層が形成される前に
行なわなければならない。
国特許第4,665,864号にも開示されている。ここでは各
機能層の焼成を連続的に、即ち次の層が形成される前に
行なわなければならない。
本発明の一般的な目的は、従来の厚膜導体と誘電体生テ
ープを用いながらも、焼成中に各層についてＸ−Ｙ方向
の優れた安定性が得られ、かつ各層を頻繁に焼成せず導
体物質が誘電体層中に移行するおそれの少ない新しい多
層回路基板の構造方法を提供することである。本発明の
方法によれば、工程数が少ないため経済的であり、かつ
信頼性の高い多層回路の製造歩留りが高くなる。
ープを用いながらも、焼成中に各層についてＸ−Ｙ方向
の優れた安定性が得られ、かつ各層を頻繁に焼成せず導
体物質が誘電体層中に移行するおそれの少ない新しい多
層回路基板の構造方法を提供することである。本発明の
方法によれば、工程数が少ないため経済的であり、かつ
信頼性の高い多層回路の製造歩留りが高くなる。
本発明の方法は、６つの基本的な工程からなっており、
各工程において複数の厚膜導体層及び導体金属で充填し
たビアを含む誘電体生テープ層が共焼成される。このう
ち３つの工程においては、絶縁基板上にパターン状の導
体層を印刷することから始まる。他の３つの工程におい
ては、導電性又は絶縁性の基板状に絶縁性の生テープを
積層することから始まる。
各工程において複数の厚膜導体層及び導体金属で充填し
たビアを含む誘電体生テープ層が共焼成される。このう
ち３つの工程においては、絶縁基板上にパターン状の導
体層を印刷することから始まる。他の３つの工程におい
ては、導電性又は絶縁性の基板状に絶縁性の生テープを
積層することから始まる。
本発明の方法の第１の態様においては以下の一連の工程
によって多層回路を製造する。
によって多層回路を製造する。
(a) 方向安定性を有し、電気絶縁性の基板を用意する
工程、 (b) 上記基板上にパターン状の導体層を形成する工
程、 (c) パターン状導体層と基板の露出部分に、(b)工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填す
る工程、 (e) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(b)工程から(d)
工程までを繰返す工程、 (f) (e)工程で得られた多層の組合せ物を共焼成する工
程、 (g) セラミックテープ中のビアのレジストレーション
に従って、(f)工程で共焼成された組合せ物のセラミッ
クテープ上にパターン状導体層を形成する工程、及び (h) パターン状導体層を焼成する工程。
工程、 (b) 上記基板上にパターン状の導体層を形成する工
程、 (c) パターン状導体層と基板の露出部分に、(b)工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填す
る工程、 (e) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(b)工程から(d)
工程までを繰返す工程、 (f) (e)工程で得られた多層の組合せ物を共焼成する工
程、 (g) セラミックテープ中のビアのレジストレーション
に従って、(f)工程で共焼成された組合せ物のセラミッ
クテープ上にパターン状導体層を形成する工程、及び (h) パターン状導体層を焼成する工程。
本発明の方法の第２の態様においては、以下の一連の工
程によって多層回路を製造する。
程によって多層回路を製造する。
(a) 方向安定性を有し電気絶縁性の基板を用意する工
程、 (b) 上記基板上にパターン状の導体層を形成する工
程、 (c) パターン状導体層と基板の露出部分に、(b)工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填す
る工程、 (e) 生テープ中のビアのレジストレーションに従っ
て、(d)工程で焼成されなかった組合せ物の生テープ状
にパターン状導体層を形成する工程、 (f) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(c)工程から(e)
工程までを繰返す工程、及び (g) (f)工程で得られた多層の組合せ物を共焼成する工
程。
程、 (b) 上記基板上にパターン状の導体層を形成する工
程、 (c) パターン状導体層と基板の露出部分に、(b)工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填す
る工程、 (e) 生テープ中のビアのレジストレーションに従っ
て、(d)工程で焼成されなかった組合せ物の生テープ状
にパターン状導体層を形成する工程、 (f) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(c)工程から(e)
工程までを繰返す工程、及び (g) (f)工程で得られた多層の組合せ物を共焼成する工
程。
本発明の方法の第３の態様においては、以下の一連の工
程によって多層回路を製造する。
程によって多層回路を製造する。
(a) 方向安定性を有し電気絶縁性の基板を用意する工
程、 (b) 上記基板上にパターン状の導体層を形成する工
程、 (c) パターン状導体層と基板の露出部分に、(b)工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填す
る工程、 (e) 生テープ中のビアのレジストレーションに従っ
て、(d)工程で焼成されなかった組合せ物の生テープ上
にパターン状導体層を形成する工程、 (f) パターン状導体層と誘電体層の露出部分に(e)工程
のパターン状導体層に従って形成されたビアを有する生
テープ層を積層する工程、 (g) 多層回路が３層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(d)工程から(f)
工程までを繰返す工程、 (h) (g)工程で得られた多層の組合せ物を共焼成する工
程、 (i) 焼成されたセラミックテープ中のビアを充填し(h)
工程で焼成された組合せ物のセラミックテープ上に、セ
ラミックテープ中のビアのレジストレーションに従って
パターン状導体層を形成する工程、及び (j) (i)工程で得られた多層の組合せ物を焼成する工
程。
程、 (b) 上記基板上にパターン状の導体層を形成する工
程、 (c) パターン状導体層と基板の露出部分に、(b)工程の
パターン状導体層のレジストレーションに従って形成さ
れたビアを有する誘電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填す
る工程、 (e) 生テープ中のビアのレジストレーションに従っ
て、(d)工程で焼成されなかった組合せ物の生テープ上
にパターン状導体層を形成する工程、 (f) パターン状導体層と誘電体層の露出部分に(e)工程
のパターン状導体層に従って形成されたビアを有する生
テープ層を積層する工程、 (g) 多層回路が３層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(d)工程から(f)
工程までを繰返す工程、 (h) (g)工程で得られた多層の組合せ物を共焼成する工
程、 (i) 焼成されたセラミックテープ中のビアを充填し(h)
工程で焼成された組合せ物のセラミックテープ上に、セ
ラミックテープ中のビアのレジストレーションに従って
パターン状導体層を形成する工程、及び (j) (i)工程で得られた多層の組合せ物を焼成する工
程。
本発明の方法の第４の態様においては、以下の一連の工
程によって多層回路を製造する。
程によって多層回路を製造する。
(a) 方向安定性を有する基板を用意する工程、 (b) 上記基板上に誘電体生テープを積層する工程、 (c) 生テープ中のビアを充填し誘電体生テープ層上に
パターン状導体層を形成する工程、 (d) パターン状導体層と下地誘電体生テープの露出部
分に、(c)工程のパターン状導体層のレジストレーショ
ンに従って形成されたビアを有する誘電体生テープ層を
積層する工程、 (e) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(c)工程と(d)工
程を繰返す工程、 (f) (e)工程で得られた多層の組合せ物を共焼成する工
程、 (g) 焼成されたセラミックテープ中のビアを充填し、
(f)工程で得られた焼成組合せ物のセラミックテープ上
にパターン状導体層を形成する工程、 (h) (g)工程で得られたビアとパターン状導体層を焼成
する工程。
パターン状導体層を形成する工程、 (d) パターン状導体層と下地誘電体生テープの露出部
分に、(c)工程のパターン状導体層のレジストレーショ
ンに従って形成されたビアを有する誘電体生テープ層を
積層する工程、 (e) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(c)工程と(d)工
程を繰返す工程、 (f) (e)工程で得られた多層の組合せ物を共焼成する工
程、 (g) 焼成されたセラミックテープ中のビアを充填し、
(f)工程で得られた焼成組合せ物のセラミックテープ上
にパターン状導体層を形成する工程、 (h) (g)工程で得られたビアとパターン状導体層を焼成
する工程。
本発明の方法の第５の態様においては、以下の一連の工
程によって多層回路を製造する。
程によって多層回路を製造する。
(a) 方向安定性を有する基板を用意する工程、 (b) 上記基板上に誘電体生テープ層を積層する工程、 (c) 生テープ中のビアを充填し、誘電体生テープ層上
にパターン状導体層を形成する工程 (d) パターン状導体層と下地となる誘電体生テープの
露出部分に、(c)工程のパターン状導体層のレジストレ
ーションに従って形成されたビアを有する誘電体生テー
プ層を積層する工程、 (e) 誘電体生テープ中のビアを充電し、(d)工程で得ら
れた誘電体生テープ上にパターン状導体層を形成する工
程、 (f) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られまで(d)工程と(e)工程
を繰返す工程、及び (g) (f)工程で得られた多層組合せ物を共焼成する工
程。
にパターン状導体層を形成する工程 (d) パターン状導体層と下地となる誘電体生テープの
露出部分に、(c)工程のパターン状導体層のレジストレ
ーションに従って形成されたビアを有する誘電体生テー
プ層を積層する工程、 (e) 誘電体生テープ中のビアを充電し、(d)工程で得ら
れた誘電体生テープ上にパターン状導体層を形成する工
程、 (f) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られまで(d)工程と(e)工程
を繰返す工程、及び (g) (f)工程で得られた多層組合せ物を共焼成する工
程。
本発明の方法の第６の態様においては、以下の一連の工
程によって多層回路を製造する。
程によって多層回路を製造する。
(a) 方向安定性を有する基板を用意する工程、 (b) 上記基板上に誘電体生テープ層を積層する工程、 (c) 誘電体生テープ層中のビアを充填する工程、 (d)生テープ層上に、下地となる誘電体生テープ中のビ
アのレジストレーションに従ってパターン状導体層を形
成する工程、 (e) パターン状導体層と下地となる生テープの露出部
分に、(d)工程のパターン状導体層のレジストレーショ
ンに従って形成されてビアを有する誘電体生テープ層を
積層する工程、 (f) (e)工程で得られた誘電体生テープのビアを導体金
属で充填する工程、 (g) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(d)工程から(f)
工程までを繰返す工程、及び (h) (g)工程で得られた多層組合せ物を共焼成する工
程、 (i) セラミックテープ中のビアのレジストレーション
に従って、(h)工程で共焼成された組合せ物のセラミッ
クテープ上にパターン状導体層を形成する工程、及び (j) パターン状導体層を焼成する工程。
アのレジストレーションに従ってパターン状導体層を形
成する工程、 (e) パターン状導体層と下地となる生テープの露出部
分に、(d)工程のパターン状導体層のレジストレーショ
ンに従って形成されてビアを有する誘電体生テープ層を
積層する工程、 (f) (e)工程で得られた誘電体生テープのビアを導体金
属で充填する工程、 (g) 多層回路が２層以上の導体パターンを必要とする
場合は、所望の回路層数が得られるまで(d)工程から(f)
工程までを繰返す工程、及び (h) (g)工程で得られた多層組合せ物を共焼成する工
程、 (i) セラミックテープ中のビアのレジストレーション
に従って、(h)工程で共焼成された組合せ物のセラミッ
クテープ上にパターン状導体層を形成する工程、及び (j) パターン状導体層を焼成する工程。
下地となる導体層上に生テープ層を積層する際、生テー
プは少なくとも下地基板又は生テープ層の一部の選択さ
れた箇所にも積層されることが分かるだろう。これは本
発明の特別な回路デザインの機能である。
プは少なくとも下地基板又は生テープ層の一部の選択さ
れた箇所にも積層されることが分かるだろう。これは本
発明の特別な回路デザインの機能である。
本発明の多くの長所のうちの１つに、従来の厚膜導体材
料及び誘電体生テープを用いることができるだけでな
く、これらの材料を電気回路の製造に用いる際の従来技
術も利用できるということがある。
料及び誘電体生テープを用いることができるだけでな
く、これらの材料を電気回路の製造に用いる際の従来技
術も利用できるということがある。
従って導体層又は導体金属は、流動性を有する有機媒体
中に導体金属又は金属酸化物の微粒子を分散させた従来
の厚膜導体用ペーストを用いスクリーン印刷によって形
成することができる。このような印刷可能なペースト
は、無機バインダの微粒子を含むこともできる。厚膜導
体層は、適当な回路パターンに印刷された後、有機媒体
の揮発と固体成分の焼結のため焼成される。
中に導体金属又は金属酸化物の微粒子を分散させた従来
の厚膜導体用ペーストを用いスクリーン印刷によって形
成することができる。このような印刷可能なペースト
は、無機バインダの微粒子を含むこともできる。厚膜導
体層は、適当な回路パターンに印刷された後、有機媒体
の揮発と固体成分の焼結のため焼成される。
導体層間に介在する絶縁（誘電体）層は下地導体層のレ
ジストレーションに沿って誘電体生テープを１層以上積
層することによって形成される。誘電体生テープは、積
層後、酸化性又は非酸化性雰囲気中で焼成される際に、
熱分解するポリマー母材にチタン酸バリウム、アルミナ
又はガラスの微粉砕された誘電体物質を分散させてつく
る。焼成時には、ポリマー母材は熱分解され（燃え尽
き）、誘電体物質は焼結及び／又は高密度化される。
ジストレーションに沿って誘電体生テープを１層以上積
層することによって形成される。誘電体生テープは、積
層後、酸化性又は非酸化性雰囲気中で焼成される際に、
熱分解するポリマー母材にチタン酸バリウム、アルミナ
又はガラスの微粉砕された誘電体物質を分散させてつく
る。焼成時には、ポリマー母材は熱分解され（燃え尽
き）、誘電体物質は焼結及び／又は高密度化される。
このような厚膜導体組成物及び誘電体生テープ、並びに
これらの利用方法は電気材料の技術分野ではよく知られ
ている。
これらの利用方法は電気材料の技術分野ではよく知られ
ている。
本発明の無機基板には、アルミナ及びベリリアなどの電
気絶縁性セラミックスがよく用いられる。
気絶縁性セラミックスがよく用いられる。
本発明に用いる基板材料に不可欠の条件は、薄膜（例え
ば６０μ）にしたときでも固く、方向安定性を有するこ
とである。即ち焼成時に湾曲したりしてはならず、Ｘ−
Ｙ方向に十分な安定性を有することが最も重要である。
本発明の基板には、アルミナなどの電気絶縁性セラミッ
クスが最もよく用いられているが、熱伝導性金属又は磁
製鋼のようなセラミックスで被覆した金属が用いられる
こともある。
ば６０μ）にしたときでも固く、方向安定性を有するこ
とである。即ち焼成時に湾曲したりしてはならず、Ｘ−
Ｙ方向に十分な安定性を有することが最も重要である。
本発明の基板には、アルミナなどの電気絶縁性セラミッ
クスが最もよく用いられているが、熱伝導性金属又は磁
製鋼のようなセラミックスで被覆した金属が用いられる
こともある。
生テープ中のビアは次の２つの方法のうちのいずれかに
よって充填できる。一つはビアに直接厚膜導体ペースト
をスクリーン印刷して充填する方法である。もう一つ
は、上層となる導体層をスクリーン印刷する際に、厚膜
層をビアに流れ込ませてビアを充填する方法である。
よって充填できる。一つはビアに直接厚膜導体ペースト
をスクリーン印刷して充填する方法である。もう一つ
は、上層となる導体層をスクリーン印刷する際に、厚膜
層をビアに流れ込ませてビアを充填する方法である。
本発明の方法は、生テープの厚さに依存するが、１０又
は１２層の導体層を有する多層回路を製造するのに用い
られる。本発明の方法によれば、一般的には、生テープ
が薄くなれば薄くなるほど、高い信頼性の下に製造でき
る層の数は多くなる。
は１２層の導体層を有する多層回路を製造するのに用い
られる。本発明の方法によれば、一般的には、生テープ
が薄くなれば薄くなるほど、高い信頼性の下に製造でき
る層の数は多くなる。
生テープの厚さは通常５０〜２００μである。本発明の
方法は、３〜６層の導体層を有する多層回路を製造する
場合に好ましいものとなる。
方法は、３〜６層の導体層を有する多層回路を製造する
場合に好ましいものとなる。
第１図についてみると、(a)工程においては、アルミナ
でできた固いセラミック基板１を用意する。(b)工程に
おいては、パターン状導体層２を、基板表面に厚膜導体
ペーストをスクリーン印刷することによって形成する。
導体層２を形成した後、(c)工程においては、未充填の
ビア４を有する誘導体生テープ３を、パターン状導体層
２と基板の特定の箇所の上に温度５０℃、圧力６００p.
s.i の条件下で１０分間積層される。誘電体生テープ３
は、ビア４がパターン状導体層のレジストレーションに
合致するように位置させる。(d)工程においては、未焼
成テープ中のビアを厚膜導体ペースト５をビアにスクリ
ーン印刷することによって充填する。ビア充填工程の後
は、組合せ物が４つの導体層を有するように、(b)工程
から(d)工程までを繰返す（(e)工程）。繰返し工程が終
わったら、空気中で温度を８５０℃まで１分間に５０℃
ずつ上げ、次いで８５０℃を１０分間維持し、さらに悲
連続的な加熱によって冷却するという加熱処理工程によ
って組合せ物を共焼成する。共焼成の最中、有機媒体が
厚膜ペーストから、またセラミック生テープからポリマ
ー製バインダがそれぞれ揮発によって除去され、テープ
中の無機バインダとアルミナの双方が焼結される。最後
のパターン状導体層６を、厚膜導体ペーストのスクリー
ン印刷によって、充填されたビアのレジストレーション
に沿って焼成セラミックテープの表面に形成する（(g)
工程）。最後に(g)工程で得られた組合せ物を(f)工程と
同じ操作で焼成する。上述の方法においては、第１のパ
ターン状導体層を、第１のテープ積層工程の前に焼成す
ることもできる。このように一回焼成を加えると第１の
導体層は薄くなり、その上に第１の誘電体生テープを形
成するのが容易になる。導体層が２層しかない多層構造
の場合は、第１図において(d)工程と(g)工程の後だけで
なく、(c)工程の後にも焼成を行なうのが好ましい。
でできた固いセラミック基板１を用意する。(b)工程に
おいては、パターン状導体層２を、基板表面に厚膜導体
ペーストをスクリーン印刷することによって形成する。
導体層２を形成した後、(c)工程においては、未充填の
ビア４を有する誘導体生テープ３を、パターン状導体層
２と基板の特定の箇所の上に温度５０℃、圧力６００p.
s.i の条件下で１０分間積層される。誘電体生テープ３
は、ビア４がパターン状導体層のレジストレーションに
合致するように位置させる。(d)工程においては、未焼
成テープ中のビアを厚膜導体ペースト５をビアにスクリ
ーン印刷することによって充填する。ビア充填工程の後
は、組合せ物が４つの導体層を有するように、(b)工程
から(d)工程までを繰返す（(e)工程）。繰返し工程が終
わったら、空気中で温度を８５０℃まで１分間に５０℃
ずつ上げ、次いで８５０℃を１０分間維持し、さらに悲
連続的な加熱によって冷却するという加熱処理工程によ
って組合せ物を共焼成する。共焼成の最中、有機媒体が
厚膜ペーストから、またセラミック生テープからポリマ
ー製バインダがそれぞれ揮発によって除去され、テープ
中の無機バインダとアルミナの双方が焼結される。最後
のパターン状導体層６を、厚膜導体ペーストのスクリー
ン印刷によって、充填されたビアのレジストレーション
に沿って焼成セラミックテープの表面に形成する（(g)
工程）。最後に(g)工程で得られた組合せ物を(f)工程と
同じ操作で焼成する。上述の方法においては、第１のパ
ターン状導体層を、第１のテープ積層工程の前に焼成す
ることもできる。このように一回焼成を加えると第１の
導体層は薄くなり、その上に第１の誘電体生テープを形
成するのが容易になる。導体層が２層しかない多層構造
の場合は、第１図において(d)工程と(g)工程の後だけで
なく、(c)工程の後にも焼成を行なうのが好ましい。
第２図についてみると、(a)工程においては、アルミナ
でできた固いセラミック基板１を用意する。(b)工程に
おいては、パターン状導体層２を基板の表面に厚膜導体
ペーストをスクリーン印刷することによって形成する。
導体層２を形成した後、(c)工程においては、未充填の
ビア４を有する誘電体生テープ３をパターン状導体層２
と基板の特定の箇所の上に、下地導体層２のレジストレ
ーションに従って積層する。積層時の条件は第１図で説
明したものと同じである。(d)工程においては、未焼成
セラミックテープ中のビアを、厚膜導体ペースト５をス
クリーン印刷することによって充填する。ビアの充填に
続いて(e)工程においては、下地生テープ３中の充填ビ
ア５のレジストレーションに従って、生テープの上に厚
膜導体ペーストをスクリーン印刷することにより第２の
パターン状導体層６を形成する。導体層６の形成が終わ
ったら、多層組合せ物が５つの導体層を有するように
(c)工程から(e)工程までを繰返す。繰返し工程が終った
ら、(g)工程において、組分せ物を第１図の焼成工程で
説明したのと同じ条件下で共焼成する。(g)工程の共焼
成を経て得られた組合せ物は第１図で得られたものと同
じ構造を有している。第１図で説明したように、第１の
導体層は第１の誘電体生テープ層の積層に先立って焼成
することができる。
でできた固いセラミック基板１を用意する。(b)工程に
おいては、パターン状導体層２を基板の表面に厚膜導体
ペーストをスクリーン印刷することによって形成する。
導体層２を形成した後、(c)工程においては、未充填の
ビア４を有する誘電体生テープ３をパターン状導体層２
と基板の特定の箇所の上に、下地導体層２のレジストレ
ーションに従って積層する。積層時の条件は第１図で説
明したものと同じである。(d)工程においては、未焼成
セラミックテープ中のビアを、厚膜導体ペースト５をス
クリーン印刷することによって充填する。ビアの充填に
続いて(e)工程においては、下地生テープ３中の充填ビ
ア５のレジストレーションに従って、生テープの上に厚
膜導体ペーストをスクリーン印刷することにより第２の
パターン状導体層６を形成する。導体層６の形成が終わ
ったら、多層組合せ物が５つの導体層を有するように
(c)工程から(e)工程までを繰返す。繰返し工程が終った
ら、(g)工程において、組分せ物を第１図の焼成工程で
説明したのと同じ条件下で共焼成する。(g)工程の共焼
成を経て得られた組合せ物は第１図で得られたものと同
じ構造を有している。第１図で説明したように、第１の
導体層は第１の誘電体生テープ層の積層に先立って焼成
することができる。
第３図についてみると、(a)工程においては、アルミナ
でできた固いセラミック基板１を用意する。(b)工程に
おいては、基板１の表面に厚膜導体ペーストをスクリー
ン印刷することにより、パターン状導体層２を形成す
る。導体パターン２を形成した後、(c)工程において
は、未充填のビア４を有する誘電体生テープ３を、パタ
ーン状導体層２と基板の特定の箇所の上に、下地導体２
のレジストレーションに従って積層する。(d)工程にお
いては、未焼成セラミック中のビアを厚膜導体ペースト
をスクリーン印刷することによって充填する。(e)工程
においては、第２のパターン状導体層６を、下地生テー
プ層３中の充填されたビア５のレジストレーションに従
ってスクリーン印刷で形成する。第２の導体層６を形成
した後、未充填のビア８を有する第２の誘電体生テープ
層をパターン状導体層６と生テープ層３の特定の箇所の
上に積層する（(f)工程）。次いで(d)工程から(f)工程
までを２回繰返し（(g)工程）、その後４つの導体層を
有する組合せ物を上述のような操作で共焼成する（(h)
工程）。未充填のビア８は、(h)工程の共焼成の後、最
後の誘電体テープ層の表面に最後のパターン状導体層１
０を印刷する際に、充填される。次いで導体層は多層構
造の処理を完全なものにするため後焼成される。ビア９
の充填と導体１０の印刷は分けて行ってもよい。この場
合は充填されたビア９の焼成は、パターン状導体１０の
形成前に焼成工程を追加して行なう。最終的な多層構造
は、第１図又は第２図で説明したものと同じ構成を有す
る。
でできた固いセラミック基板１を用意する。(b)工程に
おいては、基板１の表面に厚膜導体ペーストをスクリー
ン印刷することにより、パターン状導体層２を形成す
る。導体パターン２を形成した後、(c)工程において
は、未充填のビア４を有する誘電体生テープ３を、パタ
ーン状導体層２と基板の特定の箇所の上に、下地導体２
のレジストレーションに従って積層する。(d)工程にお
いては、未焼成セラミック中のビアを厚膜導体ペースト
をスクリーン印刷することによって充填する。(e)工程
においては、第２のパターン状導体層６を、下地生テー
プ層３中の充填されたビア５のレジストレーションに従
ってスクリーン印刷で形成する。第２の導体層６を形成
した後、未充填のビア８を有する第２の誘電体生テープ
層をパターン状導体層６と生テープ層３の特定の箇所の
上に積層する（(f)工程）。次いで(d)工程から(f)工程
までを２回繰返し（(g)工程）、その後４つの導体層を
有する組合せ物を上述のような操作で共焼成する（(h)
工程）。未充填のビア８は、(h)工程の共焼成の後、最
後の誘電体テープ層の表面に最後のパターン状導体層１
０を印刷する際に、充填される。次いで導体層は多層構
造の処理を完全なものにするため後焼成される。ビア９
の充填と導体１０の印刷は分けて行ってもよい。この場
合は充填されたビア９の焼成は、パターン状導体１０の
形成前に焼成工程を追加して行なう。最終的な多層構造
は、第１図又は第２図で説明したものと同じ構成を有す
る。
第４図についてみると、(a)工程においては、アルミナ
でできた固いセラミック基板１を用意する。(b)工程に
おいて、第１図及び第２図で説明した手順に従って誘電
体生テープ層１２を基板表面に積層する。テープ層はビ
ア１３を有しても有しなくてもよい。それは回路デザイ
ンによって定まる。第１のテープ層がビアを有する場合
は、未充填のビア１３は、続く導体層の印刷工程中に充
填されるか、又は別に導体ペーストをビアの中へスクリ
ーン印刷することによって充填する。(c)工程において
は、未充填のビア１３のレジストレーションに従って生
テープ層１２上に、パターン状導体層１５をスクリーン
印刷する。生テープにあるビアは、このスクリーン印刷
工程中に、厚膜ペーストがビア内に流れ込むことによっ
て充填される。しかし、導体層１５の印刷とビア１４の
充填が２つの別々の工程によって行なえることは当業者
には自明である。厚膜導体層のスクリーン印刷とビアの
充填が終わったら、もしビアがあるなら、予めビアが形
成された第２の誘電体生テープ層１６を下地生テープ層
の露出部分と印刷された導体層15の上に、レジストレー
ションに従って積層する。生テープ層１６の形成後は、
多層組合せ物が４つの導体層を有するように(c)工程と
(d)工程を３回繰返す（(e)工程）。次いで(f)工程では
第１図及び第２図で説明した焼成工程と同じ条件で組合
せ物を共焼成する。次いで焼成された組合せ物の最上層
にあるテープ層中の未充填ビアは、(c)工程と同じ操作
で導体層１９を印刷する（(g)工程）際同時に充填され
る。導体層の印刷とビアの充填は別々に行なうことがで
きる。次いで(g)工程で得られた組合せ物を、前の焼成
工程と同じ条件下で焼成する（(h)工程）。ビア１８の
充填を導体層１９の印刷を別の工程で行なう場合は、望
むならばビア充填の後に付加的な焼成を行なうこともで
きる。多層回路構造は第６図に示す。
でできた固いセラミック基板１を用意する。(b)工程に
おいて、第１図及び第２図で説明した手順に従って誘電
体生テープ層１２を基板表面に積層する。テープ層はビ
ア１３を有しても有しなくてもよい。それは回路デザイ
ンによって定まる。第１のテープ層がビアを有する場合
は、未充填のビア１３は、続く導体層の印刷工程中に充
填されるか、又は別に導体ペーストをビアの中へスクリ
ーン印刷することによって充填する。(c)工程において
は、未充填のビア１３のレジストレーションに従って生
テープ層１２上に、パターン状導体層１５をスクリーン
印刷する。生テープにあるビアは、このスクリーン印刷
工程中に、厚膜ペーストがビア内に流れ込むことによっ
て充填される。しかし、導体層１５の印刷とビア１４の
充填が２つの別々の工程によって行なえることは当業者
には自明である。厚膜導体層のスクリーン印刷とビアの
充填が終わったら、もしビアがあるなら、予めビアが形
成された第２の誘電体生テープ層１６を下地生テープ層
の露出部分と印刷された導体層15の上に、レジストレー
ションに従って積層する。生テープ層１６の形成後は、
多層組合せ物が４つの導体層を有するように(c)工程と
(d)工程を３回繰返す（(e)工程）。次いで(f)工程では
第１図及び第２図で説明した焼成工程と同じ条件で組合
せ物を共焼成する。次いで焼成された組合せ物の最上層
にあるテープ層中の未充填ビアは、(c)工程と同じ操作
で導体層１９を印刷する（(g)工程）際同時に充填され
る。導体層の印刷とビアの充填は別々に行なうことがで
きる。次いで(g)工程で得られた組合せ物を、前の焼成
工程と同じ条件下で焼成する（(h)工程）。ビア１８の
充填を導体層１９の印刷を別の工程で行なう場合は、望
むならばビア充填の後に付加的な焼成を行なうこともで
きる。多層回路構造は第６図に示す。
第５図についてみると、(a)工程においては、アルミナ
でできた固いセラミック基板１を用意する。(b)工程に
おいては、第１図及び第２図で説明した手順に従って誘
電体テープ層１２を基板表面に積層する。テープ層はビ
ア１３を有しても有しなくてもよい。それは回路デザイ
ンによって定まる。第１のテープ層がビアを有する場合
は、未充填のビア１３は、続く導体層の印刷工程中に充
填されるか、又は別に印刷工程を設けて導体ペーストを
ビアの中へスクリーン印刷することによって充填する。
(c)工程においては、ビア１３のレジストレーションに
従って生テープ層１２上にパターン状導体層１５をスク
リーン印刷する。生テープ中のビアは、この工程中に厚
膜ペーストがビア内に流れ込むことによって充填され
る。上述のように印刷とビアの充填は別々にスクリーン
印刷を施して行なうこともできる。厚膜導体層のスクリ
ーン印刷とビア１４の充填が終ったら、予めビア１７が
形成された第２の誘導体生テープ層１６を下地生テープ
層の露出部分と印刷された導体層１５の上にレジストレ
ーションい従って積層する。(d)工程において生テープ
を形成した後は、露出された生テープ層の上に、未充填
ビアのレジストレーションに従って厚膜導体ペーストを
スクリーン印刷することにより、パターン状導体層１９
を形成する。（(e)工程）。生テープ中のビアは、(c)工
程と同じようにこの印刷工程中に厚膜ペーストがビア内
に流れ込むことによって充填されるか、または新たなス
クリーン印刷工程を設けて充填する。次いで５つの導体
層を有する多層組合せ物を形成するため(d)工程と(e)工
程を３回繰返した（(f)工程）後、組合せ物を上述と同
じ条件下で共焼成する（(g)工程）。
でできた固いセラミック基板１を用意する。(b)工程に
おいては、第１図及び第２図で説明した手順に従って誘
電体テープ層１２を基板表面に積層する。テープ層はビ
ア１３を有しても有しなくてもよい。それは回路デザイ
ンによって定まる。第１のテープ層がビアを有する場合
は、未充填のビア１３は、続く導体層の印刷工程中に充
填されるか、又は別に印刷工程を設けて導体ペーストを
ビアの中へスクリーン印刷することによって充填する。
(c)工程においては、ビア１３のレジストレーションに
従って生テープ層１２上にパターン状導体層１５をスク
リーン印刷する。生テープ中のビアは、この工程中に厚
膜ペーストがビア内に流れ込むことによって充填され
る。上述のように印刷とビアの充填は別々にスクリーン
印刷を施して行なうこともできる。厚膜導体層のスクリ
ーン印刷とビア１４の充填が終ったら、予めビア１７が
形成された第２の誘導体生テープ層１６を下地生テープ
層の露出部分と印刷された導体層１５の上にレジストレ
ーションい従って積層する。(d)工程において生テープ
を形成した後は、露出された生テープ層の上に、未充填
ビアのレジストレーションに従って厚膜導体ペーストを
スクリーン印刷することにより、パターン状導体層１９
を形成する。（(e)工程）。生テープ中のビアは、(c)工
程と同じようにこの印刷工程中に厚膜ペーストがビア内
に流れ込むことによって充填されるか、または新たなス
クリーン印刷工程を設けて充填する。次いで５つの導体
層を有する多層組合せ物を形成するため(d)工程と(e)工
程を３回繰返した（(f)工程）後、組合せ物を上述と同
じ条件下で共焼成する（(g)工程）。
第６図についてみると、(a)工程においては、アルミナ
でできた固いセラミック基板１を用意する。(b)工程に
おいては、第１図及び第２図で説明した手順に従って誘
電体テープ層１２を基板表面に積層する。テープ層はビ
ア１３を有しても有しなくてもよい。それは回路デザイ
ンによって定まる。第１のテープ層がビアを有する場合
は、未充填のビア１３は、続く導体層の印刷工程中に充
填されるか、又は別に印刷工程を設けて導体ペーストを
ビアの中へスクリーン印刷することによって充填する。
(c)工程においては、未充填のビア１３は、導体ペース
ト１４をビア内へスクリーン印刷することによって充填
する。(d)工程においては、充填ビア１４のレジストレ
ーションに従ってスクリーン印刷によって積層生テープ
１２上にパターン状導体層１５を形成する。(d)工程で
形成した導体層と下地となる生テープ層１２の上に、未
充填のビア１７を有する誘電体生テープ１６をパターン
状導体層１５のレジストレーションに従って積層する。
誘電体生テープ１６の積層後、導体ペーストのスクリー
ン印刷によってビア１８を充填する（(f)工程）。(d)工
程から(f)工程までを３回繰返した後、得られた多数構
造物を上述の操作で共焼成する（(h)工程）。共焼成が
終ったら、最後のパターン状導体層１９を、充填ビアの
レジストレーションに従って一番上の生テープ上に形成
し（(i)工程）、素子全部を焼成する（(j)工程）。
でできた固いセラミック基板１を用意する。(b)工程に
おいては、第１図及び第２図で説明した手順に従って誘
電体テープ層１２を基板表面に積層する。テープ層はビ
ア１３を有しても有しなくてもよい。それは回路デザイ
ンによって定まる。第１のテープ層がビアを有する場合
は、未充填のビア１３は、続く導体層の印刷工程中に充
填されるか、又は別に印刷工程を設けて導体ペーストを
ビアの中へスクリーン印刷することによって充填する。
(c)工程においては、未充填のビア１３は、導体ペース
ト１４をビア内へスクリーン印刷することによって充填
する。(d)工程においては、充填ビア１４のレジストレ
ーションに従ってスクリーン印刷によって積層生テープ
１２上にパターン状導体層１５を形成する。(d)工程で
形成した導体層と下地となる生テープ層１２の上に、未
充填のビア１７を有する誘電体生テープ１６をパターン
状導体層１５のレジストレーションに従って積層する。
誘電体生テープ１６の積層後、導体ペーストのスクリー
ン印刷によってビア１８を充填する（(f)工程）。(d)工
程から(f)工程までを３回繰返した後、得られた多数構
造物を上述の操作で共焼成する（(h)工程）。共焼成が
終ったら、最後のパターン状導体層１９を、充填ビアの
レジストレーションに従って一番上の生テープ上に形成
し（(i)工程）、素子全部を焼成する（(j)工程）。
第１図ないし第６図は本発明の６つの態様における一連
の工程を模式的に示した図である。
の工程を模式的に示した図である。
Claims (13)
- 【請求項１】(a) 寸法安定性を有する電気絶縁性の基板
を用意する工程、 (b) 上記基板上にパターン状の導体層を形成する工程、 (c) パターン状導体層と基板の露出部分に、 (b)工程の
パターン状導体層に整合して形成されたビアを有する誘
電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填する
工程、 (e) 多層回路が２層以上の導体パターンを必要とする場
合は、所望の回路層数が得られるまで (b)工程から (d)
工程までを繰り返す工程、 (f) (e)工程で得られた多層集合体を共焼成する工程、 (g) 焼成セラミックテープ中のビアに整合して、 (f)工
程からの共焼成集合体の焼成セラミックテープ側にパタ
ーン状導体層を形成する工程、及び (h) パターン状導体層を焼成する工程 の一連の工程を含む多層回路の製造方法。 - 【請求項２】(a) 寸法安定性を有する電気絶縁性の基板
を用意する工程、 (b) 上記基板上にパターン状の導体層を形成する工程、 (c) パターン状導体層と基板の露出部分に、 (b)工程の
パターン状導体層に整合して形成されたビアを有する誘
導体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填する
工程、 (e) セラミックテープ中のビアに整合して、最も外側の
生テープ表面にパターン状導体層を形成する工程、 (f) 多層回路が２層以上の導体パターンを必要とする場
合は、所望の回路層数が得られるまで (c)工程から (e)
工程までを繰り返す工程、及び (g) (f)工程で得られた多層集合体を共焼成する工程 の一連の工程を含む多層回路の製造方法。 - 【請求項３】前記 (b)工程で形成される当初のパターン
状導体層が前記 (c)工程の前に焼成される請求項１又は
２に記載の方法。 - 【請求項４】(a) 寸法安定性を有する電気絶縁性の基板
を用意する工程、 (b) 上記基板上にパターン状の導体層を形成する工程、 (c) パターン状導体層と基板の露出部分に、 (b)工程の
パターン状導体層に整合して形成されたビアを有する誘
電体生テープ層を積層する工程、 (d) 積層された生テープ中のビアを導体金属で充填する
工程、 (e) 生テープ中のビアに整合して、 (d)工程からの未焼
成集合体の生テープ側にパターン状導体層を形成する工
程、 (f) パターン状導体層と露出誘電体部分に、 (e)工程の
パターン状導体層に整合して形成されたビアを有する誘
電体生テープ層を積層する工程、 (g) 多層回路が３層以上の導体パターンを必要とする場
合は、所望の回路層数が得られるまで (d)工程から (f)
工程までを繰り返す工程、 (h) (g)工程で得られた多層集合体を共焼成する工程、 (i) 焼成セラミックテープ中のビアを充填し、 (h)工程
からの焼成集合体のセラミックテープ側に、セラミック
テープのビアに整合してパターン状導体層を形成する工
程、及び (j) (i)工程で得られた多層集合体を焼成する工程 の一連の工程を含む多層回路の製造方法。 - 【請求項５】(a) 寸法安定性を有する基板を用意する工
程、 (b) 上記基板上に誘電体生テープ層を積層する工程、 (c) 誘電体生テープ中のビアを充填し、生テープ層上に
ビアに整合したパターン状導体層を形成する工程、 (d) パターン状導体層と下地誘電体生テープの露出部分
に、 (c)工程のパターン状導体層に整合して形成された
ビアを有する誘電体生テープ層を積層する工程、 (e) 多層回路が２層以上の導体パターンを必要とする場
合は、所望の回路層数が得られるまで (c)工程と (d)工
程を繰り返す工程、 (f) (e)工程で得られた多層集合体を共焼成する工程、 (g) 焼成セラミックテープ中のビアを充填し、 (f)工程
からの焼成集合体のセラミックテープ側にセラミックテ
ープのビアに整合してパターン状導体層を形成する工
程、 (h) (g)工程で得られた多層集合体を焼成する工程 の一連の工程を含む多層回路の製造方法。 - 【請求項６】最終工程の前工程（請求項４の (i)工程又
は請求項５の (g)工程）で充填されるビアがパターン状
導体層を焼成する前に焼成される請求項４又は５に記載
の方法。 - 【請求項７】焼成セラミックテープ中のビアが最終工程
の前工程（請求項４の (i)工程又は請求項５の (g)工
程）におけるパターン状導体層の形成中に焼成される請
求項４又は５に記載の方法。 - 【請求項８】(a) 寸法安定性を有する基板を用意する工
程、 (b) 上記基板上に誘電体生テープ層を積層する工程、 (c) 誘電体生テープ層上にパターン状導体層を形成し、
誘電体生テープ中のビアを充填する工程、 (d) パターン状導体層と下地となる誘電体生テープの露
出部分に、 (c)工程のパターン状導体層に整合して形成
されたビアを有する誘電体生テープ層を積層する工程、 (e) (d)工程からの誘電体生テープ上にパターン状導体
層を形成し、誘電体生テープ中のビアを充填する工程、 (f) 多層回路が２層以上の導体パターンを必要とする場
合は、所望の回路層数が得られるまで (d)工程と (e)工
程を繰り返す工程、及び (g) (f)工程で得られた多層集合体を共焼成する工程 の一連の工程を含む多層回路の製造方法。 - 【請求項９】当初のセラミック生テープ層が当初のパタ
ーン状導体層を形成する際に充填されるビアを有する請
求項５又は８に記載の方法。 - 【請求項１０】ビアは当初のパターン状導体層の形成前
に充填され、焼成される請求項８に記載の方法。 - 【請求項１１】(a) 寸法安定性を有する基板を用意する
工程、 (b) 上記基板上に誘電体生テープ層を積層する工程、 (c) 誘電体生テープ層中のビアを充填する工程、 (d) 生テープ層上に下地誘電体生テープに含まれるビア
に整合したパターン状導体層を形成する工程、 (e) パターン状導体層と下地生テープの露出部分に、
(d)工程のパターン状導体層に整合して形成されたビア
を有する誘電体生テープ層を積層する工程、 (f) (e)工程で得られた誘電体生テープのビアを導体金
属で充填する工程、 (g) 多層回路が２層以上の導体パターンを必要とする場
合は、所望の回路層数が得られるまで (d)工程から (f)
工程までを繰り返す工程、 (h) (g)工程で得られた多層集合体を共焼成する工程、 (i) 焼成セラミックテープ中のビアに整合して、 (h)工
程からの共焼成集合体のセラミックテープ側にパターン
状導体層を形成する工程、及び (j) パターン状導体層を焼成する工程 の一連の工程を含む多層回路の製造方法。 - 【請求項１２】基板が導電性である請求項５、８及び１
１のいずれか１項に記載の方法。 - 【請求項１３】基板が絶縁性である請求項５、８及び１
１のいずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/098,181 US4799984A (en) | 1987-09-18 | 1987-09-18 | Method for fabricating multilayer circuits |
| US98181 | 1987-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100997A JPH01100997A (ja) | 1989-04-19 |
| JPH0634450B2 true JPH0634450B2 (ja) | 1994-05-02 |
Family
ID=22267803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232138A Expired - Lifetime JPH0634450B2 (ja) | 1987-09-18 | 1988-09-16 | 多層回路の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4799984A (ja) |
| EP (1) | EP0307878A3 (ja) |
| JP (1) | JPH0634450B2 (ja) |
| KR (1) | KR970004759B1 (ja) |
| CA (1) | CA1297596C (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0247575B1 (en) * | 1986-05-30 | 1993-07-21 | Furukawa Denki Kogyo Kabushiki Kaisha | Multilayer printed wiring board and method for producing the same |
| JPH0611018B2 (ja) * | 1988-01-07 | 1994-02-09 | 株式会社村田製作所 | セラミック生シートの積層方法 |
| JPH065656B2 (ja) * | 1988-02-19 | 1994-01-19 | 株式会社村田製作所 | セラミック積層体の製造方法 |
| WO1990015786A1 (en) * | 1989-06-16 | 1990-12-27 | Nitto Denko Corporation | Method of producing fired pattern |
| US5074035A (en) * | 1989-07-19 | 1991-12-24 | Excello Circuits | Method of making thin film laminate printed circuit |
| US5102720A (en) * | 1989-09-22 | 1992-04-07 | Cornell Research Foundation, Inc. | Co-fired multilayer ceramic tapes that exhibit constrained sintering |
| US5176772A (en) * | 1989-10-05 | 1993-01-05 | Asahi Glass Company Ltd. | Process for fabricating a multilayer ceramic circuit board |
| CA2023713A1 (en) * | 1989-10-23 | 1991-04-24 | Mark S. O'brien | Gaseous isostatic lamination process |
| JP2761776B2 (ja) * | 1989-10-25 | 1998-06-04 | Ii Ai Deyuhon De Nimoasu Ando Co | 多層回路板の製造方法 |
| US5006182A (en) * | 1989-11-17 | 1991-04-09 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
| US5379515A (en) * | 1989-12-11 | 1995-01-10 | Canon Kabushiki Kaisha | Process for preparing electrical connecting member |
| DE4030055A1 (de) * | 1990-09-22 | 1992-03-26 | Bosch Gmbh Robert | Verfahren zum herstellen einer schaltung |
| DE69232606T2 (de) * | 1991-02-25 | 2004-08-05 | Canon K.K. | Elektrischer Verbindungskörper und Herstellungsverfahren dafür |
| US5302219A (en) * | 1991-04-03 | 1994-04-12 | Coors Electronic Package Company | Method for obtaining via patterns in ceramic sheets |
| US5293025A (en) * | 1991-08-01 | 1994-03-08 | E. I. Du Pont De Nemours And Company | Method for forming vias in multilayer circuits |
| US5209798A (en) * | 1991-11-22 | 1993-05-11 | Grunman Aerospace Corporation | Method of forming a precisely spaced stack of substrate layers |
| JP2985448B2 (ja) * | 1991-12-09 | 1999-11-29 | 株式会社村田製作所 | セラミックグリーンシートの積層方法 |
| JP2707903B2 (ja) * | 1992-01-28 | 1998-02-04 | 日本電気株式会社 | 多層プリント配線板の製造方法 |
| US5199163A (en) * | 1992-06-01 | 1993-04-06 | International Business Machines Corporation | Metal transfer layers for parallel processing |
| US5470412A (en) * | 1992-07-30 | 1995-11-28 | Sumitomo Metal Ceramics Inc. | Process for producing a circuit substrate |
| US5454161A (en) * | 1993-04-29 | 1995-10-03 | Fujitsu Limited | Through hole interconnect substrate fabrication process |
| US5455385A (en) * | 1993-06-28 | 1995-10-03 | Harris Corporation | Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses |
| US5834824A (en) * | 1994-02-08 | 1998-11-10 | Prolinx Labs Corporation | Use of conductive particles in a nonconductive body as an integrated circuit antifuse |
| US5962815A (en) * | 1995-01-18 | 1999-10-05 | Prolinx Labs Corporation | Antifuse interconnect between two conducting layers of a printed circuit board |
| US5906042A (en) * | 1995-10-04 | 1999-05-25 | Prolinx Labs Corporation | Method and structure to interconnect traces of two conductive layers in a printed circuit board |
| US5872338A (en) * | 1996-04-10 | 1999-02-16 | Prolinx Labs Corporation | Multilayer board having insulating isolation rings |
| US5855995A (en) * | 1997-02-21 | 1999-01-05 | Medtronic, Inc. | Ceramic substrate for implantable medical devices |
| US6231707B1 (en) | 1998-09-22 | 2001-05-15 | International Business Machines Corporation | Method of forming a multilayer ceramic substrate with max-punched vias |
| US6341417B1 (en) | 1999-09-23 | 2002-01-29 | International Business Machines Corporation | Pre-patterned substrate layers for being personalized as needed |
| US6569278B1 (en) | 1999-09-29 | 2003-05-27 | International Business Machines Corporation | Powder metal polymer organic sheet punching for substrate conductors |
| TW507484B (en) * | 2000-03-15 | 2002-10-21 | Matsushita Electric Ind Co Ltd | Method of manufacturing multi-layer ceramic circuit board and conductive paste used for the same |
| JP4770059B2 (ja) * | 2001-05-24 | 2011-09-07 | パナソニック株式会社 | セラミック多層基板の製造方法 |
| TW540285B (en) * | 2002-09-11 | 2003-07-01 | Universal Scient Ind Co Ltd | Parallel stack process of multi-layer circuit board |
| JP4432489B2 (ja) * | 2003-12-25 | 2010-03-17 | パナソニック株式会社 | 静電気対策部品の製造方法 |
| JP2007180105A (ja) * | 2005-12-27 | 2007-07-12 | Sanyo Electric Co Ltd | 回路基板、回路基板を用いた回路装置、及び回路基板の製造方法 |
| DE102010035488B4 (de) * | 2010-08-26 | 2018-11-15 | Snaptrack, Inc. | Herstellung von keramischen Grünfolien sowie deren Verwendung zur Herstellung von Keramiken |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3770529A (en) * | 1970-08-25 | 1973-11-06 | Ibm | Method of fabricating multilayer circuits |
| JPS51107470A (ja) * | 1975-03-17 | 1976-09-24 | Ngk Spark Plug Co | Seramitsukutasohaisenkibanno seizoho |
| JPS5349264A (en) * | 1976-10-15 | 1978-05-04 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
| JPS5572100A (en) * | 1978-11-27 | 1980-05-30 | Fujitsu Ltd | Method of manufacturing ceramic circuit board |
| JPS57184296A (en) * | 1981-05-09 | 1982-11-12 | Hitachi Ltd | Ceramic circuit board |
| JPS58182323A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | 位相同期回路 |
| JPS59995A (ja) * | 1982-06-16 | 1984-01-06 | 富士通株式会社 | 銅導体多層構造体の製造方法 |
| JPS60221358A (ja) * | 1984-04-13 | 1985-11-06 | 日本碍子株式会社 | 電気絶縁体用セラミック組成物 |
| FR2571545B1 (fr) * | 1984-10-05 | 1987-11-27 | Thomson Csf | Procede de fabrication d'un substrat de circuit hybride de forme non plane, et circuit hybride non plan obtenu par ce procede |
| US4645552A (en) * | 1984-11-19 | 1987-02-24 | Hughes Aircraft Company | Process for fabricating dimensionally stable interconnect boards |
| US4654095A (en) * | 1985-03-25 | 1987-03-31 | E. I. Du Pont De Nemours And Company | Dielectric composition |
| US4655864A (en) * | 1985-03-25 | 1987-04-07 | E. I. Du Pont De Nemours And Company | Dielectric compositions and method of forming a multilayer interconnection using same |
-
1987
- 1987-09-18 US US07/098,181 patent/US4799984A/en not_active Expired - Fee Related
-
1988
- 1988-09-14 EP EP88114997A patent/EP0307878A3/en not_active Ceased
- 1988-09-15 CA CA000577504A patent/CA1297596C/en not_active Expired - Lifetime
- 1988-09-16 JP JP63232138A patent/JPH0634450B2/ja not_active Expired - Lifetime
- 1988-09-16 KR KR1019880012020A patent/KR970004759B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01100997A (ja) | 1989-04-19 |
| CA1297596C (en) | 1992-03-17 |
| EP0307878A2 (en) | 1989-03-22 |
| KR890006125A (ko) | 1989-05-18 |
| EP0307878A3 (en) | 1989-10-04 |
| US4799984A (en) | 1989-01-24 |
| KR970004759B1 (ko) | 1997-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0634450B2 (ja) | 多層回路の製造方法 | |
| EP0331161B1 (en) | Method for fabricating multilayer circuits | |
| US6891109B2 (en) | Monolithic ceramic substrate and method for making the same | |
| JPH0697656A (ja) | セラミック多層基板の製造方法 | |
| US4914260A (en) | Ceramic multi-layer printed circuit boards | |
| US6488795B1 (en) | Multilayered ceramic substrate and method of producing the same | |
| US6846375B2 (en) | Method of manufacturing multilayer ceramic wiring board and conductive paste for use | |
| JPH0645759A (ja) | 多層セラミック回路基板の製造方法 | |
| JPH11354924A (ja) | 多層セラミック基板の製造方法 | |
| JPH05136572A (ja) | 多層セラミツク基板の製造方法 | |
| JPH06252556A (ja) | 多層セラミック基板 | |
| JPH0217957B2 (ja) | ||
| JPH0645758A (ja) | 多層セラミック基板およびその製造方法 | |
| JPH08130377A (ja) | 多層配線基板 | |
| JPH03288494A (ja) | 多層セラミック基板のバイヤ形成方法 | |
| JPS5864093A (ja) | 多層配線基板 | |
| JPH0614593B2 (ja) | セラミックス多層配線基板の製造方法 | |
| JPH02270395A (ja) | 回路基板の製造方法 | |
| JPS6259479B2 (ja) | ||
| JPH02252290A (ja) | 多層配線基板の製造方法 | |
| JP2004319919A (ja) | 多層セラミック構成物 | |
| JPH01198095A (ja) | セラミック多層配線基板 | |
| JPH08162761A (ja) | 多層セラミック基板 | |
| JPH0321107B2 (ja) | ||
| JPH06283861A (ja) | セラミック多層配線基板の製造方法 |