JP7393387B2 - 積層された端子を有する半導体デバイス - Google Patents

Description

背景
多くの伝統的な半導体デバイスは、本質的に、ハウジングから薄いリード線が延びているという似たような形を有する。ハウジングは、内部の回路を包囲して保護する働きをする堅い矩形の形状であることが可能である。ハウジングからは、デバイスを他の構成要素または回路に電気接続するために使用されるリード線が突き出している。例えば、この形状因子は、一部のタイプの絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に使用される。

半導体デバイスは、電流を制御するために使用されることから、これを行う際のその効率は、半導体デバイスが使用される場合の装置全体の効率において重要な役割を果たす。例えば、パワーインバータ（直流電流（ＤＣ）から交流電流（ＡＣ）への変換器）の性能および効率は、その回路における半導体デバイスの効率に依存する。装置の効率は、次には、何らかのより大規模なシステムの性能に影響する可能性がある。例えば、ある電気車両（例えば、プラグイン電気車両またはハイブリッド車両）において、バッテリを再充電しなければならなくなるまでの電力による走行距離は、１つの重要な特性である。

したがって、改良された半導体デバイスは、電気車両および他のシステムの性能および効率を向上させることができる。

第１の態様において、半導体デバイスは、ハウジング（筐体）と、ハウジング内部の基板と、基板上の第１および第２の半導体回路と、各々第１および第２の半導体回路へ電気的に接続される第１および第２の平坦な端子と、を含み、第１および第２の平坦な端子は、互いに上下に積層され、第１および第２の平坦な端子は各々、ハウジングから離れて延びる。

実装（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ、実施）は、下記の特徴の何れか、または全てを含むことが可能である。第１および第２の半導体回路は、基板上部の共通平面に位置合わせされ、第１の平坦な端子は、第１の半導体回路に接し、第２の平坦な端子は、第１の平坦な端子の、第１および第２の半導体回路とは反対側に位置合わせされ、第２の平坦な端子は、その主要部分からオフセット部分だけオフセット（ｏｆｆｓｅｔ、片寄り）される接触部分を含み、かつ接触部分は、第２の半導体回路に接する。ハウジングは、第１および第２の平坦な端子が通ってハウジングから離れて延びる共通開口を有する。半導体デバイスは、さらに、第１の平坦な端子と第２の平坦な端子の少なくとも主要部分との間に電気絶縁層を備える。第１および第２の半導体回路は、基板上部の共通平面に位置合わせされ、かつ半導体デバイスは、さらに、第１の半導体回路に接する第１のバスバー（ｂｕｓｂａｒ、母線）であって、第１の平坦な端子が第１のバスバーに接する（ａｂｕｔ）第１のバスバーと、第２の半導体回路に接する第２のバスバーであって、第２の平坦な端子が第２のバスバーに接する第２のバスバーと、を備える。第１のバスバーは、平坦であって、ハウジングを通って外部へ延び、かつ第１の平坦な端子は、ハウジングの外部で第１のバスバーに接する。第２のバスバーは、平坦であって、ハウジング内の開口を通して露出される部分を有する。第２の平坦な端子は、第１の平坦な端子の、第１および第２のバスバーとは反対側に位置合わせされ、第２の平坦な端子は、その主要部分からオフセット部
分だけオフセットされる接触部分を含み、かつ接触部分は、第２のバスバーの部分に接する。第１および第２の平坦な端子は、各々の表面積の大部分に亘って互いに重なり合う。第１および第２の平坦な端子は各々、半導体デバイスの幅の少なくとも７０％である幅を有する。

第２の態様において、装置は、各々が基板、基板上の第１および第２の半導体回路および各々第１および第２の半導体回路に接する第１および第２のバスバーを備える複数の半導体デバイスと、コンデンサと、コンデンサへ電気的に接続される第１および第２の平坦な端子と、を含み、第１および第２の平坦な端子は、互いに上下に積層され、第１の平坦な端子は、複数の半導体デバイスの各々の第１のバスバーに接し、かつ第２の平坦な端子は、複数の半導体デバイスの各々の第２のバスバーに接する。

実装は、下記の特徴の何れか、または全てを含むことが可能である。装置は、複数のコンデンサをさらに備え、第１および第２の平坦な端子は、複数のコンデンサの各々へ電気的に接続される。第１および第２の平坦な端子は各々、コンデンサと複数の半導体デバイスとの間に延びる個々のシートを備える。これらのシートのうちの少なくとも一方は、階段（ｓｔｅｐ）の形を有し、コンデンサの向こう側に第１の接触平面が設けられる。これらのシートのうちのもう一方も、階段状の形を有し、コンデンサの手前側に第２の接触平面が設けられる。

第３の態様において、方法は、半導体デバイスを一列に位置合わせすることであって、半導体デバイスは各々、基板と、基板上の第１および第２の半導体回路と、各々第１および第２の半導体回路に接する第１および第２のバスバーとを備えることと、第１の平坦な端子を複数の半導体デバイスの各々の第１のバスバーに接触させて、かつ第２の平坦な端子を複数の半導体デバイスの各々の第２のバスバーに接触させて置くことによりアセンブリを形成することであって、第１および第２の平坦な端子は互いに上下に積層されることと、第１の平坦な端子を複数の半導体デバイスの各々の第１のバスバーへ溶接することであって、溶接は、アセンブリの片側から実行されることと、第２の平坦な端子を複数の半導体デバイスの各々の第２のバスバーへ溶接することであって、溶接は、アセンブリの反対側で実行されることと、を含む。

実装は、下記の特徴の何れか、または全てを含むことが可能である。本方法は、さらに、第１および第２の平坦な端子間に電気絶縁層を包含することを含む。本方法は、さらに、第１および第２の平坦な端子を各々複数のコンデンサへ電気的に接続することを含む。溶接には、レーザ溶接が含まれる。

積層された平坦な端子を有する半導体デバイスの一例を示す断面図である。 図１における半導体デバイスの平面図を示す。 積層された平坦な端子を有する半導体デバイスの別の例を示す断面図である。 半導体デバイスとコンデンサとのアセンブリを示す斜視図である。 図４におけるアセンブリの断面図を示す。

本書面では、改良された半導体デバイスに関するシステムおよび技術の例を記述する。実装によっては、半導体デバイスは、互いに上下に積層される比較的大きい平坦な高電圧端子を有する。これらの平坦な端子、およびデバイスに関連するその配置は、全体として、より効率的な半導体動作を可能にしかつ簡便な製造プロセスを提供することができる。例えば、伝統的にデバイスの周囲に配置されるシステムの幾つかのパーツは、代わりにデ
バイスと同じパッケージに統合されることが可能である。これにより、デバイスの電気的および熱的な性能を向上させ、そのインダクタンスを減らし、かつ製造および組立てコストを下げることができる。

本明細書において、例の中には、ＩＧＢＴまたはパワーインバータ（電力変換器）に言及するものがある。これは、単に例示を目的とするものであり、他の実装は、ＩＧＢＴ以外のトランジスタおよび／またはインバータ以外の装置を包含する。

ある従来のＩＧＢＴにおいて、モジュールは、基本的に、表面に４つの半導体回路（シリコンダイとも称される）が略矩形配置で位置合わせされる基板より成る。次に、モジュールには、２つのバスバーがモジュールから離れて延びるようにシリコンダイへはんだ付けされる。即ち、バスバーは各々、バスバーの一端が基板上に存在しかつ他端が基板の縁を越えて延びるように、２つのシリコンダイの上部に位置合わせされる。これらのバスバーは、通常、互いに平行していて、基板上のこれらのシリコンダイの位置合わせに略一致する距離で離れている。動作中、電流は、一方のバスバーから半導体デバイスへ流れ込み、シリコンダイを通過してもう一方のバスバーに流れ、デバイスを出る。

半導体デバイスの性能に悪影響を及ぼす電気的特性の１つは、そのインダクタンスにある。したがって、電流を導きかつ変換するその能力を減退させることなく、デバイスのインダクタンスを下げることが望ましい。上述のＩＧＢＴにおいて、インダクタンスは、バスバー間の面積に比例する。より質の高いＩＧＢＴを参照すると、個々のシリコンダイは、ボンドワイヤによって互いに接続されるが、ボンドワイヤもまた、ハウジングから延びる３つのリード線のうちの１つまたはそれ以上へ接続している。ボンドワイヤは、２つのシリコンダイ間で、またはダイとリード線との間で束ねられることが多い。この文脈では、インダクタンスがボンドワイヤのループ下の面積に比例する。したがって、半導体デバイスの効率は、バスバー間の面積またはボンドワイヤのループ下の面積を低減することによって向上させることができる。

図１は、積層された平坦な端子１０２Ａ－Ｂを有する半導体デバイスの一例１００を示す断面図である。本デバイスは、基板１０４を用いて実装される。基板は、高電圧の構成要素を電気的に絶縁しながら熱をデバイスから外へ方向づける働きをすることができる。実装によっては、基板は、ダイレクトボンド銅（ｄｉｒｅｃｔ ｂｏｎｄｅｄ ｃｏｐｐｅｒ、ＤＢＣ、直接接合銅）構造体を含む。例えば、ＤＢＣ構造体は、図示されているように銅の層間に挟まれたセラミック層を含むことができる。

半導体回路は、基板上部に実装される。本図には、シリコンダイ１０６Ａ－Ｂが示されている。これらのシリコンダイは、半導体アセンブリ全体の特別な動作モードを規定する回路を含む。実装によっては、シリコンダイは、ＩＧＢＴデバイスを画定する。例えば、シリコンダイは、チップ（シリコンチップと称されることがある）として製造されることが可能であり、チップは次に、基板上面へ搭載される。

本例において、半導体デバイスは、各々シリコンダイ１０６Ａ－Ｂに接する積層された平坦な端子１０２Ａ－Ｂを有する。積層された平坦な端子は、本図の左へ向かって延びる任意の長さを有する。これらの端子は各々、完全な平面を形成し、任意の導電材料で製造されることが可能であり、かつその（１つまたは複数の）個々のシリコンダイへはんだ付けされることが可能である。本図における平坦な端子１０２Ａは、シリコンダイ１０６Ａに接し、参照用に正（＋）が付されている。本図における平坦な端子１０２Ｂは、シリコンダイ１０６Ｂに接し、参照用に負（－）が付されている。即ち、これらの端子は、互いに上下に積層され、本例では、負端子が正端子上に重なっている。本図では、これらの平坦な端子間にセパレーション１０８（ｓｅｐａｒａｔｉｏｎ、分離部）が形成されている
。

具体的には、シリコンダイ１０６Ａ－Ｂが共通平面（基板上部）に存在することから、平坦な端子１０２Ｂは、シリコンダイ１０６Ｂに接する接触部分１１２を設けるために、この平面の全幅に沿ってオフセット部分１１０を有する。実装によっては、接触部分は、平坦な端子１０２Ｂの主要部分の平面に対して平行でありかつこの平面からオフセットされた平面を形成する。オフセット部分は、スタンピング（ｓｔａｍｐｉｎｇ、プレス加工）または曲げ加工等の任意の適切な技術を用いて形成されることが可能である。

ハウジング１１４は、半導体デバイスの少なくとも一部を包囲する。ハウジングは、１つまたは複数の開口を有することが可能である。実装によっては、ハウジングは、平坦な端子１０２Ａ－Ｂが通って延びる共通開口１１６を有する。例えば、ハウジングは、包囲された構造体から端子が延びるように、基板、シリコンダイおよび平坦な端子が組み立てられた後に、このアセンブリ上へオーバーモールド（ｏｖｅｒｍｏｌｄ）されることが可能である。

平坦な端子間のセパレーション内には、電気絶縁体１１８を設けることができる。絶縁体は、個々の平坦な端子を形成する導電シートの全幅に渡って電気絶縁を提供する。実装によっては、絶縁紙が使用される。

即ち、上記は、ハウジング１１４と、ハウジング内部の基板１０４と、基板上の半導体回路１０６Ａ－Ｂと、ハウジングから離れて延びかつ各々第１および第２の半導体回路へ電気的に接続される平坦な端子１０２Ａ－Ｂと、を含む半導体デバイスの一例１００に関する記述である。具体的には、平坦な端子は、互いに上下に積層される。

その結果、この場合のインダクタンスは、平坦な端子１０２Ａ－Ｂ間の面積と、端子１０２Ｂと基板１０４との間の、負端子が正端子上に重なる面積との和に比例する。これにより、伝統的なデバイス設計に比較して著しく低減されるインダクタンスを見込むことができる。例えば、平坦な端子は、シリコンダイに接しかつハウジング外部へも延びることから、バスバー構造をハウジング内部に（少なくとも部分的に）統合して考えることができる。本実装のうちの幾つかは、ＩＧＢＴリード線の外部バスバー層への取付けを回避することができ、これにより、そうでなければインダクタンスを増大させる可能性もある、このようなバスバー層内に穴を形成する必要性をなくすことができる。

図２は、図１における半導体デバイス１００の平面図を示す。これは、平坦な端子１０２Ａがシリコンダイ１０６Ａにどのように接し、かつ平坦な端子１０２Ｂがシリコンダイ１０６Ｂにどのように接しているかを示している。これらの平坦な端子は、互いに上下に積層されていて、一方が他方へ部分的に重なっていることから、端子１０２Ａおよびダイ１０６Ａ－Ｂは、幻影で示されている。本図において、端子１０２Ａは、単に図示を明確にするために端子１０２Ｂより狭いものとして示されている。この配置では、ダイ面積当たりのバスバー幅が増大し、よって性能が向上する。実装によっては、これらの平坦な端子は、各々の表面積の大部分に渡って互いに重なり合う。本図には、追加的な半導体回路も示されている。実装によっては、これらには、同じく半導体デバイスの一部であるさらなるシリコンダイ２００Ａ－Ｂが含まれる。平坦な端子は、個々のシリコンダイ１０６Ａ－Ｂおよび２００Ａ－Ｂへ、はんだ付けを含む、但しこれに限定されない任意の適切な技術によって付着される。

図３は、積層された平坦な端子３０２Ａ－Ｂを有する半導体デバイスの別の例３００を示す断面図である。シリコンダイおよび基板は、上記と略同一であることが可能である。しかしながら、個々のシリコンダイに接するバスバー３０４Ａ－Ｂは、ここでは共通平面
において延び、互いに上下に積層されていない。バスバー３０４Ａ－Ｂは、基本的に、シリコンダイへの高電圧接続を提供する平面導体であることが可能である。バスバー３０４Ａの一部または全ては、半導体デバイスの少なくとも一部を包囲するハウジング３０８内の開口３０６を通して外部へ露出される。同じく、バスバー３０４Ｂの一部または全ても、ハウジング内の開口３１０を通して外部へ露出される。例えば、これらの開口は、デバイスを包囲構造体内に封入するオーバーモールドプロセスの一部として形成されることが可能である。

本例において、平坦な端子３０２Ａは、ハウジングの外部でバスバー３０４Ａに接している。同様に、平坦な端子３０２Ｂも、バスバー３０４Ｂの少なくとも開口３１０を通して露出されている部分に接している。例えば、平坦な端子とバスバーとは、互いに溶接されることが可能である。実装によっては、この手法は、幾つかのＩＧＢＴをスパンするに足る広さのシートであることが可能な平坦な端子が、デバイスのバスバーと容易に位置合わせされかつこれに付着され得るという点で、単純化された製造プロセスをもたらす可能性がある。実装によっては、これらのバスバーは共に、バスバー３０４Ｂに関して示されているものと同様の方法で穴を通して露出されることが可能である。

先の例と同様に、平坦な端子３０２Ｂは、そのバスバーの少なくとも一部に到達するために、平坦な端子３０２Ｂの主要部分と平行でありかつ主要部分からオフセットされる接触部分を提供するオフセット部分を有することが可能であり、製造を単純化することができる。

平坦な端子３０２Ａ－Ｂ間のセパレーション内には、電気絶縁３１２を設けることができる。実装によっては、これらの平坦な端子（絶縁を含む）の積層構造は、予め組み立てられることが可能であって、次にこのアセンブリは、電気接続部を作製するために半導体デバイスの他の部分へと持ち込まれることが可能である。したがって、本例では、積層を半導体パッケージの内部ではなく外部で行なうものとされることが可能である。

図４は、半導体デバイス４０２とコンデンサ４０４とのアセンブリ４００を示す斜視図である。図５は、図４におけるアセンブリの断面図を示す。実装によっては、コンデンサは、過渡性（ｔｒａｎｓｉｅｎｔｓ）から保護するためと、ＤＣバス上の電圧を保持する手助けをするために、半導体デバイスへ結合される。例えば、コンデンサは、ＤＣリンクコンデンサ（ＤＣ ｌｉｎｋ ｃａｐａｃｉｔｏｒｓ）として機能することができる。コンデンサの導体は、（例えば、小型の構造に、畳まれたまたは巻かれた）膜または箔を含むか、あるいはこれらに限定されない任意の形状を用いることができる。

本例では、６つの半導体デバイス４０２によるセットが示されているが、他の実装では、これより多い、または少ない数を用いることができる。本例において、半導体のハウジングは、明確さのために省略されている。半導体デバイスは、互いに隣り合わせで一列に配置される。各デバイスは、基板４０６と、バスバー４０８Ａ－Ｂとを有する。バスバーは、この図では見えない基板（例えば、シリコンダイ）上の個々の半導体回路へ接続される。具体的には、シリコンダイは、個々のバスバー４０８Ａ－Ｂと基板４０６との間に位置合わせされることになる。

図４において、平坦な端子４１０Ａ－Ｂは、バスバーを介してコンデンサ４０４を各半導体デバイスへ接続する導電シートで構成されている。これらの平坦な端子は、平坦な端子４１０Ａがバスバー４０８Ａに接しかつ平坦な端子４１０Ｂがバスバー４０８Ｂに接するように、互いに上下に積層される。これらの平坦な端子は、その他端において、コンデンサの個々の導体へ接続する。即ち、各平坦な端子は、複数の半導体デバイスを幾つかのコンデンサの各々へ接続する。また、図４は、バスバーが、全体としての半導体デバイス
（基本的には基板の幅）に比較してかなりの幅を有し得ることも示している。例えば、バスバーは各々、半導体デバイスの幅の少なくとも７０％であることが可能である。

平坦な端子４１０Ａ－Ｂの一方または双方は、横から見て階段状の形状を有することが可能である。本例において、平坦な端子は、半導体デバイスに近いエリアにおいて略平坦な平面である。コンデンサと半導体デバイスとの相対位置を収容するために、平坦な端子４１０Ｂ（本例における「下側の」端子）は、曲がり角４１２Ａ－Ｂを作って（本例では）コンデンサの底部導体のための接触平面４１４Ｂを提供する。平坦な端子４１０Ａは、対応する曲がり角を作って、対向するコンデンサ導体のための接触平面４１４Ａを形成することができる。

平坦な端子は、コンデンサに出入りする電流のための連続する導電平面を提供する。即ち、これらのシートに穴が存在しないこと、または半導体デバイスへ電気接続する場所であるその縁にピン（ｐｉｎ）が存在しないことから、電流の流れを妨げる「ネック（ｎｅｃｋｓ）」は少数であるか、全く存在しない。

アセンブリ４００は、パワーインバータの一部を形成することが可能である。実装によっては、インバータは、２つ（または３つ以上）のアセンブリ４００を包含することができ、この場合、半導体デバイス（例えば、ＩＧＢＴ）は、ＤＣ－ＡＣ変換を実行するために一緒に制御される。例えば、２つのこのようなアセンブリは、各々の半導体デバイスが互いに近くに存在するように配向されることが可能であり、これにより、冷却システム（例えば、液体ベースのヒートシンク）の配置および操作を単純化することができる。

次に、装置の組み立ての一例について説明する。この説明では、例示を目的として、これまでに述べた幾つかの構成要素の例を参照する。しかしながら、これらの例の代わりに、またはこれらの例に追加して、他の構成要素を使用することもできる。

半導体デバイス（例えば、４０２）は、一列に位置合わせされる。半導体デバイスは、各々、基板（例えば、４０６）と、基板上の第１および第２の半導体回路（例えば、１０６Ａ－Ｂ）と、各々第１および第２の半導体回路に接する第１および第２のバスバー（例えば、４０８Ａ－Ｂ）と、を備える。

アセンブリは、第１の平坦な端子（例えば、４１０Ａ）を複数の半導体デバイスの各々の第１のバスバー（例えば、４０８Ａ）に接触させ、かつ第２の平坦な端子（例えば、４１０Ｂ）を複数の半導体デバイスの各々の第２のバスバー（例えば、４０８Ｂ）に接触させて配置することにより形成される。第１および第２の平坦な端子は、互いに上下に積層される。例えば、これらの端子は、まず積層され、次に（組み立てられた積層として）個々のバスバーに接触して配置されることが可能である。

第１の平坦な端子は、複数の半導体デバイスの各々の第１のバスバーへ溶接される。このような溶接は、アセンブリの片側から実行されることが可能である。本例では、アセンブリの上側からの溶接４１６Ａが模式的に示されている。同様に、第２の平坦な端子は、複数の半導体デバイスの各々の第２のバスバーへ溶接される。このような溶接は、アセンブリの反対側から実行されることが可能である。本例では、アセンブリの下側からの溶接４１６Ｂが模式的に示されている。例えば、溶接には、レーザ溶接の使用が可能である。

第１および第２の平坦な端子間には、電気絶縁層（例えば、１１８）を包含することができる。例えば、端子を互いに上下に積層する前に、絶縁紙を挿入することができる。

第１および第２の平坦な端子は、各々、複数のコンデンサ（例えば、４０４）へ電気的
に接続されることが可能である。例えば、これらの端子の個々の接触平面は、個々のコンデンサ端子へ接続（例えば、溶接）されることが可能である。

アセンブリプロセスによっては、より多い、またはより少ない工程を実行することができる。また、２つ以上の工程を異なる順序で実行することもできる。

以上、幾つかの実装を例として説明した。しかしながら、以下の請求の範囲には、他の実施形態も包含される。

Claims (24)

1. 半導体デバイスであって、
   ハウジングと、
   前記ハウジング内部の基板と、
   前記基板上の第１の半導体回路および第２の半導体回路と、
   各々前記第１の半導体回路の上面および前記第２の半導体回路の上面へ電気的に接続される第１および第２の平坦な端子と、を備えており、前記第１および第２の平坦な端子は、互いに上下に積層され、前記第１および第２の平坦な端子は各々前記ハウジングから離れて延びており、
   前記第１および第２の半導体回路は、前記基板上部の共通平面に位置合わせされ、前記半導体デバイスは、さらに、
   前記第１の半導体回路に直接接する第１のバスバーであって、前記第１の平坦な端子は前記第１のバスバーに接する、第１のバスバーと、
   前記第２の半導体回路に直接接する第２のバスバーであって、前記第２の平坦な端子は前記第２のバスバーに接する、第２のバスバーと、
   を備えており、
   前記第１のバスバーは、前記ハウジングを通って外部へ延びており、
   前記第２のバスバーは、平坦であって、前記ハウジングの外部に延びておらず前記ハウジング内の開口を介して露出される部分を有することを特徴とする、
   半導体デバイス。
2. 前記第１および第２の半導体回路は、前記基板上部の共通平面に位置合わせされ、前記第２の平坦な端子は、前記第１の平坦な端子の、前記第１および第２の半導体回路とは反対側に位置合わせされ、前記第２の平坦な端子は、その主要部分からオフセット部分だけオフセットされる接触部分を含むことを特徴とする請求項１に記載の半導体デバイス。
3. 前記ハウジングは、前記第１のバスバーが通って前記ハウジングから離れて延びる開口を有することを特徴とする請求項２に記載の半導体デバイス。
4. 前記第１の平坦な端子と前記第２の平坦な端子の少なくとも前記主要部分との間に電気絶縁層をさらに備えることを特徴とする請求項２に記載の半導体デバイス。
5. 前記第１のバスバーは、平坦であり、かつ前記第１の平坦な端子は、前記ハウジングの外部で前記第１のバスバーに接することを特徴とする請求項１に記載の半導体デバイス。
6. 前記第２の平坦な端子は、前記第１の平坦な端子の、前記第１および第２のバスバーとは反対側に位置合わせされ、前記第２の平坦な端子は、その主要部分からオフセット部分だけオフセットされる接触部分を含み、かつ前記接触部分は、前記第２のバスバーの前記部分に接することを特徴とする請求項１に記載の半導体デバイス。
7. 前記第１および第２の平坦な端子は各々、前記半導体デバイスの幅の少なくとも７０％である幅を有することを特徴とする請求項１に記載の半導体デバイス。
8. 装置であって、
   各々が基板、前記基板上の第１および第２の半導体回路および各々前記第１および第２の半導体回路に直接接する第１および第２のバスバーを備える複数の半導体デバイスと、
   コンデンサと、
   前記コンデンサへ電気的に接続される第１および第２の平坦な端子と、を備えており、前記第１および第２の平坦な端子は、互いに上下に積層され、前記第１の平坦な端子は、前記複数の半導体デバイスの各々の第１のバスバーに接し、かつ前記第２の平坦な端子は、前記複数の半導体デバイスの各々の第２のバスバーに接することを特徴とする、第１および第２の平坦な端子と、
   を備えており、
   前記第２の平坦な端子が、前記複数の半導体デバイスの各々の前記第２のバスバーの第１の端部に接し、前記第２のバスバーの第１の端部が前記基板を越えて延びていることを特徴とする装置。
9. 複数のコンデンサをさらに備え、前記第１および第２の平坦な端子は同じ幅を有しており、且つ前記第１および第２の平坦な端子は前記複数のコンデンサの各々へ電気的に接続されていることを特徴とする請求項８に記載の装置。
10. 前記第１および第２の平坦な端子は各々、前記コンデンサと前記複数の半導体デバイスとの間に延びる個々のシートを備えていることを特徴とする請求項８に記載の装置。
11. 前記シートのうちの少なくとも一方は、階段状の形状を有し、前記コンデンサの向こう側に第１の接触平面が設けられていることを特徴とする請求項１０に記載の装置。
12. 前記シートのうちのもう一方も、階段状の形状を有し、前記コンデンサの手前側に第２の接触平面が設けられていることを特徴とする請求項１１に記載の装置。
13. 前記コンデンサは、前記第１の平坦な端子の一端と前記第２の平坦な端子の一端との間に配置されていることを特徴とする請求項８に記載の装置。
14. 方法であって、
    複数の半導体デバイスを一列に位置合わせする工程であって、前記半導体デバイスが各々、基板と、前記基板上の第１および第２の半導体回路と、各々前記第１および第２の半導体回路に直接接する第１および第２のバスバーとを備えており、それぞれ、
    第１の平坦な端子を前記複数の半導体デバイスの各々の前記第１のバスバーに接触させて、かつ第２の平坦な端子を前記複数の半導体デバイスの各々の前記第２のバスバーに接触させて置くことによりアセンブリを形成する工程であって、前記第１および第２の平坦な端子は互いに上下に積層されている、アセンブリを形成する工程と、
    前記第１の平坦な端子を前記複数の半導体デバイスの各々の前記第１のバスバーへ溶接する工程であって、前記溶接は、前記アセンブリの片側から実行されている、前記第１の平坦な端子を溶接する工程と、
    前記第２の平坦な端子を前記複数の半導体デバイスの各々の前記第２のバスバーへ溶接する工程であって、前記溶接は、前記アセンブリの反対側で実行されている、前記第２の平坦な端子を溶接する工程と、
    を備えており、
    前記第２のバスバーが、平坦であり、前記第２の平坦な端子が、前記複数の半導体デバイスの各々の前記第２のバスバーの第１の端部に接し、前記第２のバスバーの第１の端部が前記基板を超えて延びていることを特徴とする方法。
15. 前記第１および第２の平坦な端子間に電気絶縁層を包含する工程をさらに備えている請求項１４に記載の方法。
16. 前記第１および第２の平坦な端子を各々複数のコンデンサへ電気的に接続する工程をさらに備えている請求項１４に記載の方法。
17. 前記溶接にはレーザ溶接が含まれることを特徴とする請求項１４に記載の方法。
18. 前記第１の平坦な端子の第１部分が前記第１の半導体回路に電気的に接続され、前記第２の半導体回路に電気的に接続されておらず、前記第２の平坦な端子の第１部分が前記第２の半導体回路に電気的に接続され、前記第１の半導体回路に電気的に接続されていないことを特徴とする請求項１に記載の半導体デバイス。
19. 前記第１のバスバーと前記第２のバスバーとが共通平面に配置されていることを特徴とする請求項１に記載の半導体デバイス。
20. 前記第１のバスバーと前記第２のバスバーとが共通平面に配置されていることを特徴とする請求項８に記載の装置。
21. 前記第１のバスバーと前記第２のバスバーとが共通平面に配置されていることを特徴とする請求項１４に記載の方法。
22. 前記第１の半導体回路と前記第２の半導体回路が、それぞれ上面と下面とを有しており、前記第１の半導体回路と前記第２の半導体回路は、前記基板上の上面の向きが同じであることを特徴とする請求項１に記載の半導体デバイス。
23. 前記第１および第２の平坦な端子は各々、１枚の導電シートであり、前記１枚の導電シートが穴を有していないことを特徴とする請求項１に記載の半導体デバイス。
24. 前記第２の平坦な端子の少なくとも第２の部分は、前記第１の平坦な端子の少なくとも第２の部分の上面と前記第２の平坦な端子の少なくとも第２の部分の間に、直接、電気絶縁層のみを挟んで、前記第１の平坦な端子の少なくとも第２の部分の上に重なっていることを特徴とする請求項１に記載の半導体デバイス。

Images