JP7266073B2 - 多面的な相互接続を実現するコネクタおよびその製造方法 - Google Patents

多面的な相互接続を実現するコネクタおよびその製造方法 Download PDF

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Description

本発明は電子デバイスのパッケージ構造に関するものであり、具体的に半導体パッケージで接続作用を果たす多面的に相互接続されるコネクタ構造およびその製造方法に関するするものである。
工業の発展に伴い、人々は消費電子に対して多様な機能を増加させると同時に、より軽く、薄く、小型を追求して、これによって、電子製品のパッケージをより集積化し、個々のパッケージ体をより薄く小さくし、サイズを薄く小さくすることが求められ、これはプロセスと設備に対して極大なチャレンジとなる。しかし、並列な異なるパッケージ体は通常高さが異なるため、並列デバイスとパッケージ体にはさらに縮減する余地があり、異なるデバイスとパッケージ体の間の側面での電気的な接続を実現することは、パッケージ空間の利用率に解決案を提供している。
パッケージ体密度を増加するには、現在、3Dスタック相互接続を実現する方式がよく用いられ、例えば、チップスタック後に多層ワイヤボンディングで接続したり、シリコンスルーホールTSV（Through Silicon Via）でマルチチップの立体的な相互接続を実現したり、さらにキャリアボードを使ってパッケージ後のチップをPCB基板に接続したりするなどである。これらは、「Z」方向で上下接続して導通するが、「X」方向と「Y」方向では、現在、自分自身の内部だけで電気的に接続されており、異なるデバイスやパッケージ体間のキャリアボードの電気的な接続は実現されていない。
「X」方向と「Y」方向で異なるデバイス間の電気的な接続を実現するためには、現在、ワイヤボンディングでしか実現できないが、ワイヤボンディングの距離が長く、電気の伝送経路が長く、コストが高いほか、ワイヤボンディングはある程度の弧度を引き出す必要があり、利用可能なスペースが大量に消費されているに違いない。
側面導通は、隣接するデバイス間の「面対面」または「背中合わせ」形式の電気的な接続を直接実現でき、伝送距離を効果的に短縮し、空間利用率が高い。側面端子の露出を実現する方式は、通常、機械的な切断方式が用いられるが、パネルレベルの機械的な切断の切断精度は100ミクロンオーダーであり、一般的には高くない。ウエハレベルの切断設備を使用しても、ブレードを飛ばすことができないため、切断後に個々の製品になり、例えば、側壁や表面の保護層の作製などの後続的な工程を完成することができない。また、すべての電子業界の切断は金属に対する直接的な切断動作を避ける。主な原因は、切断中に金属の過熱と延展及び金属の切断屑が避けられず除去できないことである。切断中に発生する局部過熱は絶縁材料の変性と炭化を招くとともに、変性と同時に金属の延展と切断屑の大部分は、溶融した絶縁材料の内部に埋め込まれ、ミクロンオーダーの距離範囲内に金属粒子が埋め込まれると製品が直接短絡してしまう。また、ダイシングブレードについて、通常、高速度鋼、超硬合金材料、ダイヤモンドなどが使われている。これらは銅質金属を切断するために使用されると、ブレードの摩耗が大きく、摩耗量が従来の非金属材質の10倍に近く、加工コストが著しく増加してしまう。
そのため、既存のパッケージ体密度を増加する技術には以下のような欠点がある。
1.「Z」方向でのスタックしか採用できず、空間利用率が低い；
2.ワイヤボンディングで「X」と「Y」方向での電気的な接続しか実現できず、コストが高く、電気信号の伝送経路が長く、同時に空間利用率が低い；
3.切断の方法で側面のポートの露出を実現して、金属を切断するにはダイシングブレードに対する摩耗が大きく、加工コストが高い； 加工中に発生した高熱は絶縁材料を変性させ炭化させるとともに、金属の延展と切削屑が溶融した絶縁材料に埋め込まれると製品が短絡して故障してしまう；また、金属面に切断痕が生じ、表面の粗さは100ミクロンからミリメートルオーダーであり、エッチング表面の粗さよりも顕著に大きい。
したがって、現在、異なるデバイスを上下両面で導通接続できるだけでなく、側面での電気的な接続を実現できることによって、空間利用率を高め、電気伝送経路を短縮するとともに、機械的な切断による問題を回避することを実現するために、多面的な相互接続を実現するコネクタおよびその製造方法が強く求められている。
本発明の実施の形態は上記の技術課題を解決することを目的とし、多面的な相互接続を実現するコネクタおよびその製造方法を提供する。
本発明は、エッチングで金属の側面の露出を実現して多面的な相互接続を実現することによって、空間利用率を高め、電気伝送経路を短縮するとともに、機械的な切断による問題を回避する。
本発明は多面的な相互接続を実現するコネクタに関するものであり、第1の線路層と第2の線路層との間にある第1の誘電体層と、前記第1の誘電体層で前記第1の線路層と前記第2の線路層を接続する第1の銅柱層と、前記第1の線路層の上にある第2の誘電体層と、前記第2の誘電体層の上にある第3の線路層と、前記第3の線路層を接続する鉛直な第2の銅柱層と、を含み、前記第1の線路層を露出させるように前記第2の誘電体層に開口が形成されるとともに、前記第2の銅柱層は、前記第1の誘電体層と前記第2の誘電体層の側端面へ向かう側面を露出する。
ある実施の形態において、前記第2の銅柱層の露出した側面は、前記第1の誘電体層と前記第2の誘電体層の側端面よりも13～30μm低く、この段差は、パッケージ溶接中のはんだによる短絡を防ぐことができ、ストレート接続であれば、弾性体シートの高さとして接続ずれや脱落を防止することもできる。
ある実施の形態において、前記第2の線路層の下に、第3の誘電体層と第3の誘電体層の下にある第4の線路層がさらに形成されるとともに、前記第3の誘電体層に前記第2の線路層を露出させるように開口が形成されることにより、上下面のデバイススタックの相互接続と側面での電気的な接続を実現することができる。
ある実施の形態において、前記第3の誘電体層に前記第2の線路層と前記第4の線路層を接続する第3の銅柱層が形成されている。
ある実施の形態において、前記第2の線路層と前記第3の線路層にソルダーフォトレジスト層が形成される、または、第2の線路層和第4の線路層にソルダーフォトレジスト層が形成される。
ある実施の形態において、第1、第2および第3の誘電体層は絶縁材料をラミネートして形成され、前記絶縁材料は、ベンゾシクロブテン樹脂、ポリフェニレンオキシド、ポリイミドまたはエポキシ樹脂を含む。
本発明の他の方面は多面的な相互接続を実現するコネクタの製造方法に関するものであり、
a）両面銅張の一時支持板を用意するステップと、
b）前記一時支持板の表面に第1の銅柱層と犠牲銅柱層を形成するステップと、
c）犠牲銅柱層の側面にエッチングバリア層を施すとともに、電気的めっきして第2の銅柱層を形成するステップと、
d）絶縁材料をラミネートして第1の誘電体層を形成するステップと、
e）第1の誘電体層に第1の線路層を形成するステップと、
f）第1の線路層で高さ方向に沿って第2の銅柱層と犠牲銅柱層を延ばすとともに、第1の線路層に犠牲銅層を形成するステップと、
g）第1の線路層で絶縁材料をラミネートして第2の誘電体層を形成するステップと、
h）一時支持板を除去するステップと、
i）第1の誘電体層と第2の誘電体層に第2の線路層と第3の線路層を同時に形成するステップと、
j）前記犠牲銅層と前記犠牲銅柱層をエッチングするステップと、を含む。
好ましくは、前記一時支持板は両面とも圧着された2層銅箔を有する一時支持板を含む。
ある実施の形態において、ステップbは、
一時支持板にエッチングバリア層を施すことと、
エッチングバリア層に第1のフォトレジスト層を施すことと、
第1のパターンを形成するように第1のフォトレジスト層をパターニング化することと、
第1のパターンで電気的めっきして第1の銅柱層と犠牲銅柱層を形成することと、
第1のフォトレジスト層を除去することと、を含む。
ある実施の形態において、ステップcは、
第1の銅柱層と犠牲銅柱層に第2のフォトレジスト層を施すことと、
前記犠牲銅柱層の両側を露出した第2のパターンを形成するように第2のフォトレジスト層をパターニング化することと、
前記犠牲銅柱層の両側にエッチングバリア層を施すことと、
前記エッチングバリア層に電気的めっきして第2の銅柱層を形成することと、
前記第2のフォトレジスト層を除去することと、を含む。
ある実施の形態において、ステップdは、
第1の銅柱層、第2の銅柱層と犠牲銅柱層に第1の誘電体層を形成するように絶縁材料をラミネートすることと、
第1の銅柱層、第2の銅柱層と犠牲銅柱層を露出させるように第1の誘電体層を薄くすることと、を含む。
ある実施の形態において、ステップeは、
第1の誘電体層に第1のシード層を施すことと、
第1のシード層に第3のフォトレジスト層を施すことと、
第3のパターンを形成するように第3のフォトレジスト層をパターニング化することと、
第3のパターンに銅を電気的めっきして第1の線路層を形成することと、
第3のフォトレジスト層を除去することと、を含む。
ある実施の形態において、ステップfは、
高さ方向に第2の銅柱層を延ばすことと、
第1の線路層と第2の銅柱層に第4のフォトレジスト層を施すことと、
第1の線路層と第2の銅柱層の側面を露出させるように第4のパターンを形成するように第4のフォトレジスト層をパターニング化することと、
第1の線路層上と第2の銅柱層の側面にエッチングバリア層をめっきすることと、
エッチングバリア層に銅を電気的めっきして第1の線路層の上にある犠牲銅層と高さ方向に延ばす犠牲銅柱層を形成することと、
第4のフォトレジスト層を除去することと、を含む。
ある実施の形態において、ステップgは、
第1の線路層、第2の銅柱層、犠牲銅層と犠牲銅柱層に第2の誘電体層を形成するように絶縁材料をラミネートすることと、
第2の銅柱層、犠牲銅層と犠牲銅柱層を露出させるように第2の誘電体層を薄くすることと、を含む。
ある実施の形態において、ステップiは、
第2の媒体層に保護膜を施すことと、
第1の媒体層の上にあるエッチングバリア層をエッチングすることと、
保護膜を除去することと、
第1の媒体層と第2の媒体層に第2のシード層を施すことと、
第2のシード層に第5のフォトレジスト層を施すことと、
第5のパターンを形成するように第5のフォトレジスト層をパターニング化することと、
第5のパターンに銅を電気的めっきして第1の媒体層の上にある第2の線路層と第2の媒体層の上にある第3の線路層を形成することと、
第5のフォトレジスト層を除去することと、を含む。
ある実施の形態において、ステップjは、
第2の線路層と第3の線路層にソルダーフォトレジスト層を形成することと、
ソルダーフォトレジスト層に保護膜を施すことと、
犠牲銅層と犠牲銅柱層をエッチングすることと、
保護膜を除去することと、を含む。
好ましくは、露出した金属面で表面金属処理を行って保護層を形成することをさらに含む。
ある実施の形態において、ステップiとjの間で、
高さ方向に第2の銅柱層を延ばすステップと、
第2の線路層に犠牲銅層と高さ方向に延ばす犠牲銅柱層を形成するステップと、
第2の線路層に第3の誘電体層をラミネートするステップと、
第2の線路層と第4の線路層を第3の銅柱層を介して連通させるように、第3の誘電体層で第3の銅柱層と第4の線路層を形成するステップとをさらに含む。
ある実施の形態において、ステップjは、
第3の線路層と第4の線路層にソルダーフォトレジスト層を形成することと、
ソルダーフォトレジスト層に保護膜を施すことと、
犠牲銅層と犠牲銅柱層をエッチングすることと、
保護膜を除去することと、を含む。
本発明をよく理解し、本発明の実施の形態を示すために、以下、単に例を挙げて図面を参照する。具体的に図面を参照して、強調しなければならないのは、特定の図面が単なる例示であり、本発明の好ましい実施の形態を模式的に検討する目的であり、かつ、本発明の原理と概念を説明するには、最も役に立つとともに、最も理解しやすい図面と思われるという理由で図面を提供するものである。これについては、本発明の構造の詳細を、本発明の基本的な理解に必要な詳細レベルを超えて図示しようとはしなかった。図面の簡単な説明を参照して、当業者が本発明のいくつかの形態をどのように実際に実施するかを意識する。図面は、以下の内容を開示する。
図1（a）～1（c）は、本発明に係る一実施の形態による多面的な相互接続を実現するコネクタの模式図を示す。 図1（d）～1（e）は、本発明に係る他の実施の形態による多面的な相互接続を実現するコネクタの模式図を示す。 図2（a）～（w）は、本発明に係る多面的な相互接続を実現するコネクタの製造方法による各ステップの中間構造の断面模式図を示す。 同上 同上 同上 同上 同上 同上 同上
100：コネクタ
100a、100b：コネクタ構造
101：第1の媒体層
101：第1の誘電体層
102：第2の媒体層
102：第2の誘電体層
103：第3の誘電体層
110：第1の線路層
112：第2の線路層
114：第3の線路層
116：第4の線路層
120：第1の銅柱層
122：第2の銅柱層
124：第3の銅柱層
126：犠牲銅柱層
128：犠牲銅層
130：一時支持板
132：エッチングバリア層
140：第1のシード層
150：コネクタ100の誘電体層の側端面
152：第2の銅柱層122の露出した側面
161：第1のフォトレジスト層
162：第2のフォトレジスト層
164：第4のフォトレジスト層
170：ソルダーフォトレジスト層
172：ソルダーレジスト窓
180：チップ、コンデンサ、電気抵抗などのデバイス
182：LCD／Displayモジュールなどの他のモジュール
184：PCB基板
190：保護膜
195：貫通した槽穴
195：槽穴
196：保護層
197：開口
198：ダイシングストリート
200：多面的な相互接続を実現するコネクタ
図1（a）を参照し、多面的な相互接続を実現するコネクタ100の断面図を示す。コネクタ100は、第1の線路層110と第2の線路層112との間にある第1の誘電体層101と、第1の誘電体層101で第1の線路層110と第2の線路層112を接続する第1の銅柱層120と、第1の線路層110の上にある第2の誘電体層102と、第2の誘電体層102の上にある第3の線路層114と、第3の線路層114を接続する鉛直な第2の銅柱層122と、を含み、第1の線路層110を露出させるように第2の誘電体層102に開口が形成されるとともに、第2の銅柱層122は第1の誘電体層101と第2の誘電体層102の側端面に向かう側面が露出する。第2の線路層112と第3の線路層114にソルダーフォトレジスト層170が形成されている。コネクタ100は側端面が露出した第2の銅柱層122を介して側面での電気的な接続を実現でき、ソルダーフォトレジスト層170における窓はPCB基板を接続でき、第1の線路層110における露出の表面にチップまたはデバイスを貼り付けることによって、上下両面と側面での多面的な相互接続を実現することができる。
図1（b）は図1（a）の側視図であり、側面での電気的な接続に用いられる第2の銅柱層122のコネクタ100の側端面での露出の側面を示す。
図1（c）は図1（b）の線B-B'に沿った断面図である。第2の銅柱層122の露出した側面152は、コネクタ100の誘電体層の側端面150よりも低く、約13～30μm低いことが好ましい。この段差は、パッケージ溶接中のはんだによる短絡を防ぐことができ、ストレート接続であれば、弾性体シートの高さとして接続ずれや脱落を防止することもできる。
図1（d）は、多面的な相互接続を実現するコネクタ200の断面図を示す。コネクタ200はコネクタ100と類似し、第2の線路層112の下に、第3の誘電体層103と第3の誘電体層103の下にある第4の線路層116がさらに形成されるとともに、第2の線路層112を露出させるように第3の誘電体層103に開口が形成される点に相違しているだけである。第3の誘電体層103に第2の線路層と第4の線路層を接続する第3の銅柱層124が形成される。第2の線路層112と第4の線路層116にソルダーフォトレジスト層170が形成される。第1の線路層110と第2の線路層112の表面にデバイスを貼り付けることによって、第2の銅柱層122の側面で、側面での電気的な接続を行い、ソルダーフォトレジスト層170の窓を介してPCB基板を接続することによって、上下面のデバイススタックの相互接続と側面での電気的な接続を実現できる。
図1（e）は図1（d）の側視図を示す。第2の銅柱層122は第1、第2および第3の媒体層101、102、103を貫通し、第3の線路層114と電気的に接続する。
第1、第2および第3の誘電体層101、102、103は絶縁材料をラミネートして形成され、前記絶縁材料は、ベンゾシクロブテン樹脂、ポリフェニレンオキシド、ポリイミドまたはエポキシ樹脂を含む。
図2（a）～（z）は、本発明に係る多面的な相互接続を実現するコネクタの製造方法による各ステップの中間構造の断面模式図を示す。
図2（a）に示すように、一時支持板130を用意し、銅金属面の剛性板でもよく、例えば、一定の厚さの銅板または銅張板であり、両面とも圧着された2層銅箔の有機板が好ましく、例えば、上下面とも圧着された2層銅箔（銅箔の厚さは3μm／18μmであり、厚さの18μmの銅箔が支持板の内部に近く、厚さの3μmの銅箔が一時支持板の外面で露出する）のエポキシ樹脂板が好ましく、その表面の2層銅箔の間に隙間がなく、結合力もなく、ただ物理的に圧着されている。このような銅張板はコストが低く、一時支持板の上／下面から同時に増層でき、生産性が2倍になり、しかも板が軽く、分離しやすく、プロセス作業が容易になる。
以下のプロセスはすべて、一時支持板の両面から同時に増層するとともに、両面のデザインが同様であり、図面において両面における同一の要素に対して、繰り返して符号を付けない。
図2（b）に示すように、一時支持板130の両面にエッチングバリア層132を施す。エッチングバリア層とは、銅エッチング剤によってエッチングされることができないが、他のエッチング剤によってエッチングされることができる材料を指し、通常、ニッケル、チタン、錫、金、ニッケル銅、チタン銅，ニッケル金などを含む。一つの具体的な実施例として、エッチングバリア層はニッケル銅でもよく、ここで、ニッケル層の厚さは約3～10μmであり、銅層の厚さは約10～20μmである。
図2（c）に示すように、エッチングバリア層132に第1のフォトレジスト層161を施し、それをパターニング化して銅柱の位置を露出した第1のパターンが形成される。
次に、図2（d）に示すように、第1のパターンに銅を電気的めっきして、第1の銅柱層120と犠牲銅柱層126が形成されてから、第1のフォトレジスト層161を剥離する。ここで、第1の銅柱層120は最終製品における層間導通のスルーホール柱層として使用され、犠牲銅柱層126はエッチングによって除去される。フォトレジスト層は感光性ドライフィルムを用いることができ、離型剤によりフォトレジスト層を容易に除去することができる。第1のフォトレジスト層161が除去されると、第1の銅柱層120と犠牲銅柱層126のすべての側面が露出するようになる。
図2（e）に示すように、第1の銅柱層120と犠牲銅柱層126に第2のフォトレジスト層162を施し、犠牲銅柱層126の両側および側面導通に用いられる第2の銅柱層122を露出させるように第2のフォトレジスト層162をパターニング化して第2のパターンが形成されるとともに、犠牲銅柱層126の頂面も第2のフォトレジスト層162に被覆され、犠牲銅柱層126の両側にエッチングバリア層132（厚さが約5～20μmである）を施し、エッチングバリア層132に電気的めっきして第2の銅柱層122が形成される。
図2（f）に示すように、左図は右図の線A-A'から切断した断面図であり、左図は第2のフォトレジスト層162を除去した断面図を示し、右図は左図の中央円領域の拡大平面図を示す。第2の銅柱層122と犠牲銅柱層126との間に、エッチングバリア層132が形成されていることがわかるので、犠牲銅柱層126をエッチングする際に第2の銅柱層122もエッチングされないようにすることができる。
図2（g）に示すように、一時支持板130の表面には絶縁材料がラミネート充填されており、絶縁材料は、ベンゾシクロブテン樹脂（BCB）、ポリフェニレンオキシド（PPO）、ポリイミド（PI）またはエポキシ樹脂（PP）等を含み、硬化後の絶縁材料を薄くして個々の銅柱層の頂面を露出させることにより、第1の誘電体層101が形成され、第1の誘電体層101の厚さは約20～150μmである。薄くするには機械研磨方式またはガスエッチング方式を採用することができ、一つの具体的な実施例として、セラミックブラシ研磨で薄くする方式を採用することができる。
図2（h）に示すように、第1の誘電体層101に第1のシード層140が形成されている。通常、物理的にスパッタリングすることによりシード層を施す。金属シード層は、通常、チタン、ニッケル、バナジウム、銅、アルミニウム、タングステン、クロム、銀、金およびその合金のうちの少なくとも1種を含む。一つの具体的な実施例として、第1のシード層101としてチタン銅を用いることができる。
図2（i）に示すように、第1のシード層140に第1の線路層110が形成されている。具体的には、第1のシード層140に第3のフォトレジスト層（不図示）を施すサブステップと、第3のパターンを形成するように第3のフォトレジスト層をパターニング化するサブステップと、第3のパターンに銅を電気的めっきして第1の線路層110が形成されるサブステップと、第3のフォトレジスト層を除去するサブステップと、を含んでよい。
図2（j）に示すように、第1の線路層110における第2の銅柱層122の位置で、高さ方向に第2の銅柱層122を延ばす。第2の銅柱層122の延ばしには、フォトリソグラフィーによる銅充填のプロセスで作製できる。
図2（k）に示すように、第2の銅柱層122に第4のフォトレジスト層164を施し、第4のパターンを形成するように第4のフォトレジスト層164をパターニング化し、ここで、第4のフォトレジスト層164は第2の銅柱層122の頂面と外側面を被覆するとともに、第1の線路層110と犠牲銅柱層126の頂面を露出させる。
図2（l）に示すように、在第1の線路層110の表面と第2の銅柱層122の側面にエッチングバリア層132を電気的めっきして、その後、第4のパターンに銅を電気的めっきすることによって、第1の線路層110にめっきして犠牲銅層128が形成されるとともに、高さ方向に延ばした犠牲銅柱層126を充填することによって、犠牲銅柱層126の頂面と第2の銅柱層122の頂面とが基本的に揃うようにする。エッチングバリア層132は、通常、ニッケル、チタン、錫、金、ニッケル銅、チタン銅、ニッケル金等を含み、例えばニッケル銅でもよく、ここで、ニッケル層の厚さは約3～10μmであり、銅層の厚さは約10～20μmである。
図2（m）に示すように、第4のフォトレジスト層164と露出した第1のシード層140を除去した後の断面図と平面図が示されている。右図は構造の平面図であり、左図は右図の線A-A'に沿った断面図である。
図2（n）に示すように、図2（m）に示す構造に絶縁材料をラミネートし充填し、絶縁材料は、ベンゾシクロブテン樹脂（BCB）、ポリフェニレンオキシド（PPO）、ポリイミド（PI）またはエポキシ樹脂（PP）等を含み、硬化後の絶縁材料を薄くして個々の銅柱層の頂面を露出させることにより、第2の誘電体層102が形成され、第2の誘電体層102の厚さは約30～200μmである。薄くするには機械研磨方式またはプラズマガスエッチング方式を採用することができ、一つの具体的な実施例として、セラミックブラシ研磨で薄くする方式を採用することができる。
図2（o）に示すように、基板分離操作を行い、一時支持板130を除去することによって、支持板の両面が2つの同一のコネクタ構造100a、100bになる。両面で2層銅箔が圧着された一時支持板を用いると、2層銅箔を簡単に分離させることによって一時支持板130を除去することができる。後続的なプロセスは片面における構造100aを例として示す。
図2（p）に示すように、エッチング剤が第2の媒体層102の金属面を損害しないように、第2の媒体層102の露出した金属面に保護膜190を貼着する。保護膜190はエッチングに耐えるテープまたは正面露光後のフォトレジストなどでもよい。次に、エッチングバリア層132をエッチング除去する。
図2（q）に示すように、図2（h）、2（i）と類似する形態で第1の媒体層101と第2の媒体層102の外面に第2の線路層112と第3の線路層114が形成され、ここで、第2の線路層112と第1の線路層110は、第1の銅柱層120を介して導通接続可能であり、第3の線路層114は第2の銅柱層126と導通接続可能である。
図2（r）に示すように、第2の線路層112と第3の線路層114にソルダーフォトレジスト層170を施し、例えばAUS308やAUS410などのソルダーレジスト材料を表面スクリーン印刷や表面実装することができるが、上記の材料に限らない。また、ソルダーフォトレジスト層170にフォトレジストを施すことで露光及び現像を行い、コネクタ100が上下両面で電気的に接続するために、ソルダーフォトレジスト層170に特定のソルダーレジスト窓172を開ける。
図2（s）に示すように、在第2の線路層112と第3の線路層114上にあるソルダーフォトレジスト層170に保護膜190を貼着する。その後、犠牲銅柱層126と第1の線路層110上にある犠牲銅層128をエッチングし、犠牲銅柱層126がエッチングされてからコネクタユニットを仕切る2つの槽穴195が形成され、この2つのユニットは同一でも異なってもよく、同時に第2の銅柱層122の一方の側面上のエッチングバリア層132を露出させる。犠牲銅層128がエッチングされてから、第1の線路層110に開口197が形成され、第1の線路層110上にあるエッチングバリア層132を露出させる。
犠牲銅柱層126をエッチングすることにより形成された槽穴の幅は約80μmであり、通常の規格のエンドミルの幅は約0.8mmであり、パッケージプロセスでダイシングブレードの通常の厚さも、約0.15～0.2mmがある。エッチング方法でパネル幅を節約でき、パネルユニットのレイアウト数を効果的に増やすことができることが明らかである。
図2（t）に示すように、保護膜を除去するとともに、さらに露出したエッチングバリア層132を除去することによって、第1の線路層110と第2の銅柱層122の金属面を露出させる。
図2（u）に示すように、露出した金属面で表面処理を行い、保護層196が形成される。保護層196は、酸素と湿気の作用で酸化された銅面、OSP（有機性はんだ付け性防腐膜）、NiAu、ニッケル・パラジウム・金のいずれでもよいが、これらに限らない。
図2（v）に示すように、最終的なパネルの平面図が示されている。犠牲銅柱層126をエッチングした後で、貫通した槽穴195が形成され、パネル全体はダイシングストリート198内の絶縁材料により接続され支持される。最終的な表面処理工程を完成した後、ダイシングストリートに沿ってパネルをダイシングして個々のコネクタユニットが形成され、ダイシングには回転鋸刃やレーザなどの他の切断技術を用いて実現できる。
図2（w）は本発明に係る一実施形態によるコネクタユニットの実際応用例を示す。例えば、ソルダーレジスト窓172の位置は、PCB基板184または他のパッケージ体と、ワイヤボンディングまたは半田ボールで接続することができる。第1の線路層110の露出の表面は、チップ、コンデンサ、電気抵抗などのデバイス180を表面実装で溶接することができる。一方、側面導通の第2銅柱層122は、例えばLCD／Displayモジュールなどの他のモジュール182と、ストレートインサートまたは銀ペースト溶接モールドで側方向で直接接続することで、線路伝送距離を効果的に短縮し、空間利用率を高め、上下両面に加えて側面での電気的な接続を実現することができる。
当業者は、本発明は上記の具体的な図示と説明の内容に限らないことを意識する。そして、本発明の範囲は別紙の特許請求の範囲によって限定され、上記の各技術的特徴の組み合わせとサブ組み合わせ、およびその変化と改善を含み、当業者は上記の説明を読んだ後、このような組み合わせ、変化と改善を予見し得る。
特許請求の範囲において、「含む」という用語および「包含」、「含有」のようなその変体とは、列挙される部材が含まれているが、他の部材を一般的に除外しないことを指す。

Claims (19)

  1. 第1の線路層と第2の線路層との間にある第1の誘電体層と、前記第1の誘電体層で前記第1の線路層と前記第2の線路層を接続する第1の銅柱層と、前記第1の線路層の上にある第2の誘電体層と、前記第2の誘電体層の上にある第3の線路層と、前記第3の線路層を接続する鉛直な第2の銅柱層と、を含み、
    前記第1の線路層を露出させるように前記第2の誘電体層に開口が形成されるとともに、前記第2の銅柱層は、前記第1の誘電体層と前記第2の誘電体層の側端面へ向かう側面を露出する、
    前記第2の線路層と前記第3の線路層にソルダーフォトレジスト層が形成されている
    ことを特徴とする多面的な相互接続を実現するコネクタ。
  2. 第1の線路層と第2の線路層との間にある第1の誘電体層と、前記第1の誘電体層で前記第1の線路層と前記第2の線路層を接続する第1の銅柱層と、前記第1の線路層の上にある第2の誘電体層と、前記第2の誘電体層の上にある第3の線路層と、前記第3の線路層を接続する鉛直な第2の銅柱層と、を含み、
    前記第1の線路層を露出させるように前記第2の誘電体層に開口が形成されるとともに、前記第2の銅柱層は、前記第1の誘電体層と前記第2の誘電体層の側端面へ向かう側面を露出する、
    前記第2の線路層の下に、第3の誘電体層と第3の誘電体層の下にある第4の線路層がさらに形成されるとともに、前記第3の誘電体層に前記第2の線路層を露出させるように開口が形成される
    ことを特徴とする多面的な相互接続を実現するコネクタ。
  3. 前記第3の線路層と前記第4の線路層にソルダーフォトレジスト層が形成されている
    請求項2に記載の多面的な相互接続を実現するコネクタ。
  4. 前記第2の銅柱層の露出した側面は、前記第1の誘電体層と前記第2の誘電体層の側端面よりも13～30μm低い
    請求項1または2に記載の多面的な相互接続を実現するコネクタ。
  5. 前記第1の誘電体層と前記第2の誘電体層は、ベンゾシクロブテン樹脂、ポリフェニレンオキシド、ポリイミドまたはエポキシ樹脂を含む
    請求項1または2に記載の多面的な相互接続を実現するコネクタ。
  6. 前記第3の誘電体層は、ベンゾシクロブテン樹脂、ポリフェニレンオキシド、ポリイミドまたはエポキシ樹脂を含む
    請求項2に記載の多面的な相互接続を実現するコネクタ。
  7. a）両面銅張の一時支持板を用意するステップと、
    b）前記一時支持板の表面に第1の銅柱層と犠牲銅柱層を形成するステップと、
    c）犠牲銅柱層の側面にエッチングバリア層を施すとともに、電気的めっきして第2の銅柱層を形成するステップと、
    d）絶縁材料をラミネートして第1の誘電体層を形成するステップと、
    e）第1の誘電体層に第1の線路層を形成するステップと、
    f）第1の線路層で高さ方向に沿って第2の銅柱層と犠牲銅柱層を延ばすとともに、第1の線路層に犠牲銅層を形成するステップと、
    g）第1の線路層で絶縁材料をラミネートして第2の誘電体層を形成するステップと、
    h）一時支持板を除去するステップと、
    i）第1の誘電体層と第2の誘電体層に第2の線路層と第3の線路層が同時に形成されるステップと、
    j）前記犠牲銅層と前記犠牲銅柱層をエッチングするステップと、
    を含む多面的な相互接続を実現するコネクタの製造方法。
  8. 前記一時支持板は両面とも圧着された2層銅箔を有する一時支持板を含む
    請求項7に記載の方法。
  9. ステップbは、
    一時支持板にエッチングバリア層を施すことと、
    エッチングバリア層に第1のフォトレジスト層を施すことと、
    第1のパターンを形成するように第1のフォトレジスト層をパターニング化することと、
    第1のパターンで電気的めっきして第1の銅柱層と犠牲銅柱層を形成することと、
    第1のフォトレジスト層を除去することと、
    を含む請求項7に記載の方法。
  10. ステップcは、
    第1の銅柱層と犠牲銅柱層に第2のフォトレジスト層を施すことと、
    前記犠牲銅柱層の両側を露出した第2のパターンを形成するように第2のフォトレジスト層をパターニング化することと、
    前記犠牲銅柱層の両側にエッチングバリア層を施すことと、
    前記エッチングバリア層で電気的めっきして第2の銅柱層を形成することと、
    前記第2のフォトレジスト層を除去することと、
    を含む請求項7に記載の方法。
  11. ステップdは、
    第1の銅柱層、第2の銅柱層と犠牲銅柱層に第1の誘電体層を形成するように絶縁材料をラミネートすることと、
    第1の銅柱層、第2の銅柱層と犠牲銅柱層を露出させるように第1の誘電体層を薄くすることと、
    を含む請求項7に記載の方法。
  12. ステップeは、
    第1の誘電体層に第1のシード層を施すことと、
    第1のシード層に第3のフォトレジスト層を施すことと、
    第3のパターンを形成するように第3のフォトレジスト層をパターニング化することと、
    第3のパターンに銅を電気的めっきして第1の線路層を形成することと、
    第3のフォトレジスト層を除去することと、
    を含む請求項7に記載の方法。
  13. ステップfは、
    高さ方向に第2の銅柱層を延ばすことと、
    第1の線路層と第2の銅柱層に第4のフォトレジスト層を施すことと、
    第1の線路層と第2の銅柱層の側面を露出させるように第4のパターンを形成するように第4のフォトレジスト層をパターニング化することと、
    第1の線路層と第2の銅柱層の側面にエッチングバリア層をめっきすることと、
    エッチングバリア層に銅を電気的めっきして第1の線路層の上にある犠牲銅層と高さ方向に延ばす犠牲銅柱層を形成することと、
    第4のフォトレジスト層を除去することと、
    を含む請求項7に記載の方法。
  14. ステップgは、
    第1の線路層、第2の銅柱層、犠牲銅層と犠牲銅柱層に第2の誘電体層を形成するように絶縁材料をラミネートすることと、
    第2の銅柱層、犠牲銅層と犠牲銅柱層を露出させるように第2の誘電体層を薄くすることと、
    を含む請求項7に記載の方法。
  15. ステップiは、
    第2の媒体層に保護膜を施すことと、
    第1の媒体層の上にあるエッチングバリア層をエッチングすることと、
    保護膜を除去することと、
    第1の媒体層と第2の媒体層に第2のシード層を施すことと、
    第2のシード層に第5のフォトレジスト層を施すことと、
    第5のパターンを形成するように第5のフォトレジスト層をパターニング化することと、
    第5のパターンに銅を電気的めっきして第1の媒体層の上にある第2の線路層と第2の媒体層の上にある第3の線路層を形成することと、
    第5のフォトレジスト層を除去することと、
    を含む請求項7に記載の方法。
  16. ステップjは、
    第2の線路層と第3の線路層にソルダーフォトレジスト層を形成することと、
    ソルダーフォトレジスト層に保護膜を施すことと、
    犠牲銅層と犠牲銅柱層をエッチングすることと、
    保護膜を除去することと、
    を含む請求項7に記載の方法。
  17. 露出した金属面で表面金属処理を行って保護層を形成することをさらに含む
    請求項16に記載の方法。
  18. ステップiとjの間で、
    高さ方向に第2の銅柱層を延ばすステップと、
    第2の線路層に犠牲銅層と高さ方向に延ばす犠牲銅柱層を形成するステップと、
    第2の線路層に第3の誘電体層をラミネートするステップと、
    第2の線路層と第4の線路層を第3の銅柱層を介して連通させるように第3の誘電体層で第3の銅柱層と第4の線路層を形成するステップと、
    をさらに含む請求項7に記載の方法。
  19. ステップjは、
    第3の線路層と第4の線路層にソルダーフォトレジスト層を形成することと、
    ソルダーフォトレジスト層に保護膜を施すことと、
    犠牲銅層と犠牲銅柱層をエッチングすることと、
    保護膜を除去することと、
    をさらに含む請求項18に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11738393B2 (en) 2021-03-02 2023-08-29 Xerox Corporation Build plates for additive manufacturing systems and methods for the same
US20220281009A1 (en) * 2021-03-02 2022-09-08 Palo Alto Research Center Incorporated Build plates for additive manufacturing systems and methods of using the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312060A (ja) 1999-04-28 2000-11-07 Kyocera Corp 電子部品搭載用基板
JP2001326441A (ja) 2000-05-17 2001-11-22 Sony Corp 複合配線板及びその製造方法
JP2002314257A (ja) 2001-02-23 2002-10-25 Fujitsu Ltd 多層回路基板、その製造方法および電気アセンブリ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299529A (ja) * 1992-04-21 1993-11-12 Ibiden Co Ltd リードレスチップキャリア
WO2009090879A1 (ja) * 2008-01-18 2009-07-23 Panasonic Corporation 立体配線板
CN103635036A (zh) * 2012-08-22 2014-03-12 富葵精密组件(深圳)有限公司 柔性多层电路板及其制作方法
CN103674399B (zh) * 2013-12-25 2016-04-27 北京必创科技有限公司 一种应力分散mems塑封压力传感器及其制备方法
US20160049383A1 (en) * 2014-08-12 2016-02-18 Invensas Corporation Device and method for an integrated ultra-high-density device
CN105470144B (zh) * 2014-09-09 2018-01-02 欣兴电子股份有限公司 无核心层封装基板与其制造方法
US11195837B2 (en) * 2016-12-02 2021-12-07 Samsung Electronics Co., Ltd. Semiconductor devices including support patterns
CN109755215B (zh) * 2017-11-02 2021-07-27 长鑫存储技术有限公司 半导体封装件及其制造方法
CN208923192U (zh) * 2018-08-30 2019-05-31 深圳市聚飞光电股份有限公司 一种引线框架、支架、发光器件及发光装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000312060A (ja) 1999-04-28 2000-11-07 Kyocera Corp 電子部品搭載用基板
JP2001326441A (ja) 2000-05-17 2001-11-22 Sony Corp 複合配線板及びその製造方法
JP2002314257A (ja) 2001-02-23 2002-10-25 Fujitsu Ltd 多層回路基板、その製造方法および電気アセンブリ

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