JP6931208B2 - 低応力低水素ｌｐｃｖｄシリコン窒化物 - Google Patents

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Description

本願は、概して、マイクロ電子デバイスに関し、更に特定して言えば、マイクロ電子デバイスにおけるシリコン窒化物層に関連する。
マイクロ電子デバイスにおいて、化学量論的組成（stoichiometric）のシリコン窒化物層が所望に形成され、これは、１０００メガパスカル（ＭＰａ）未満の低い応力、及び５原子百分率未満の低水素含有量を同時に有する。このような膜は、種々のマイクロ電子的応用例のために有用となり得る。プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）によって形成されるシリコン窒化物膜は、低応力を有し得るが、１５原子百分率を上回る高水素含有量を有し、これは、信頼性の問題及び粗悪なエッチング抵抗を起こし得る。低圧化学気相成長（ＬＰＣＶＤ）によって形成される膜は、低水素含有量を有するが、１０００ＭＰａを上回る高応力を有し、これは、デバイス性能の問題を起こし得る。
記載される例において、マイクロ電子デバイスが、２原子百分率内である化学量論的であり、６００ＭＰａ〜１０００ＭＰａの低応力を有し、５原子百分率未満の低水素含有量を有する、高性能シリコン窒化物層を含む。高性能シリコン窒化物層は、ＬＰＣＶＤプロセスにより形成される。ＬＰＣＶＤプロセスは、１５０ミリトル〜２５０ミリトルの圧力で、及び８００℃〜８２０℃の温度で、４対６の比のアンモニア及びジクロロシランガスを用いる。
マイクロ電子デバイス上に高性能シリコン窒化物を形成する例示のプロセスにおけるＬＰＣＶＤファーネスを示す。 図１のファーネス内のマイクロ電子デバイス上に形成されるシリコン窒化物層の拡大図である。
高性能シリコン窒化物層を備える例示の半導体デバイスの断面図である。
形成の主要段階で示される、図２の半導体デバイスの断面図である。 形成の主要段階で示される、図２の半導体デバイスの断面図である。
高性能シリコン窒化物層を備える例示の集積回路の断面図である。
製造の主要段階で示される、図４の集積回路の断面図である。 製造の主要段階で示される、図４の集積回路の断面図である。
製造の主要段階で示される、高性能シリコン窒化物層を備える例示のマイクロ電子メカニカルシステム（ＭＥＭＳ）デバイスの断面図である。 製造の主要段階で示される、高性能シリコン窒化物層を備える例示のマイクロ電子メカニカルシステム（ＭＥＭＳ）デバイスの断面図である。
図面は一定の縮尺で描いてはいない。幾つかの行為は、異なる順序で及び／又は他の行為／事象と同時に成されてもよい。また、例示の実施例に従った手法を実装するために、図示した行為又は事象全てが必要とされるわけではない。
２原子百分率内の化学量論的であり、６００ＭＰａ〜１０００ＭＰａの低応力を有し、５原子百分率未満低水素含有量を有する、高性能シリコン窒化物層が、ＬＰＣＶＤプロセスにより形成される。ＬＰＣＶＤプロセスは、１５０ミリトル〜２５０ミリトルの圧力で、及び８００℃〜８２０℃の温度で、４対６の比のアンモニア及びジクロロシランガスを用いる。ストイキオメトリー、低応力、及び低水素含有量の組み合わせは、開示されるプロセス条件によって提供されることは期待されておらず、ＬＰＣＶＤプロセスの検討の間に見出された。本開示の目的のため、化学量論的シリコン窒化物は、３：４のシリコン：窒素原子比を有する。
図１は、マイクロ電子デバイス上の高性能シリコン窒化物を形成する例示のプロセスにおけるＬＰＣＶＤファーネスを示す。ＬＰＣＶＤファーネス１００は、ボート１０４において、半導体ウェハなどの基板上のマイクロ電子デバイス１０２を保持する。ボート１０４は、ＬＰＣＶＤファーネス１００の反応チャンバ１０６において保持される。反応チャンバ１０６は、反応チャンバ１０６の周りに配置されるＬＰＣＶＤファーネス１００の加熱要素１０８により８００℃〜８２０℃の温度まで加熱される。アンモニア（ＮＨ３）及びジクロロシラン（ＤＣＳ）ガスが、４対６の比で反応チャンバ１０６内へ導入される。反応チャンバ１０６内部の圧力は、排出ポンプ及び調節可能な排出バルブの組み合わせを含むなどの、排出システム１１０により１５０ミリトル〜２５０ミリトルに維持される。図１Ａの拡大図に示されるように、高性能シリコン窒化物層１１２は、アンモニアにおける窒素及びジクロロシランにおけるシリコンの反応によって、マイクロ電子デバイス１０２上に形成される。高性能シリコン窒化物層１１２の形成は、所望の厚みに達するまで継続される。その後、アンモニア及びジクロロシランのフローが終わり、マイクロ電子デバイス１０２がＬＰＣＶＤファーネス１００から取り出される。
８００℃〜８２０℃の温度、４：６のアンモニア対ジクロロシランの比、及び１５０ミリトル〜２５０ミリトルの圧力を維持することによる高性能シリコン窒化物層１１２の形成は、有利にも、比３：４の２パーセント内のシリコン：窒素原子比、６００ＭＰａ〜１０００ＭＰａの低応力、及び５原子百分率未満の低水素含有量を提供する。高性能シリコン窒化物層１１２は、図１を参照して説明するプロセスによって形成された結果として、２．０〜２．１の屈折率を有し得る。更に、高性能シリコン窒化物層１１２は、１２メガボルトパーセンチメートル（ＭＶ／ｃｍ）より大きい誘電破壊強度を有し得、これは、有利にも、マイクロ電子デバイス１０２の一層高い信頼性に寄与し得る。アンモニア対ジクロロシランの比を増大させることは、ストイキオメトリー及び誘電破壊強度を低減し、これは、不利にも、一層低い信頼性に寄与し得る。アンモニア対ジクロロシランの比を低減することは、不利に応力を増大させる。温度を低下させること及び圧力を増大させることもまた、不利に応力を増大させる。
図２は、高性能シリコン窒化物層を備える例示の半導体デバイスの断面図である。半導体デバイス２００は、スタックガリウム窒化物及びアルミニウムガリウム窒化物エピタキシャル層、及び場合によってはその他のＩＩＩ−Ｖ層などの、半導体基板２０２上に形成される。ガリウム窒化物のキャップ層２０４が、基板２０２上に配置される。ゲート２０８の２つの側部の、及び半導体デバイス２００のガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）２１４のソース２１０とドレイン２１２との間の、キャップ層２０４上に高性能シリコン窒化物層２０６が配置される。ゲート２０８は、高性能シリコン窒化物層２０６に部分的に重なり得る。例えば、高性能シリコン窒化物層２０６は、１０ナノメートル〜２０ナノメートルの厚みであり得る。
コンタクト金属２１６が、ソース２１０及びドレイン２１２において基板２０２上に配置される。フィールドプレート誘電体層２１８が、ゲート２０８及び高性能シリコン窒化物層２０６上の、コンタクト金属２１６の周りに配置される。ソース金属２２０が、ソース２１０におけるコンタクト金属２１６への電気的接続を成し、ゲート２０８に重なり、ＧａＮ ＦＥＴ２１４のためのフィールドプレートを提供するためにフィールドプレート誘電体層２１８の上のドレイン２１２への中途まで延在する。ドレイン金属２２２が、ドレイン２１２におけるコンタクト金属２１６への電気的接続を成す。付加的な誘電体層及び金属層が、ＧａＮ ＦＥＴ２１４への低抵抗接続を提供するために形成され得る。
高性能シリコン窒化物層２０６の低応力は、高応力を有するシリコン窒化物層を備えるＧａＮ ＦＥＴに比し、有利に、ＧａＮ ＦＥＴ２１４におけるオン状態電流を改善する。高性能シリコン窒化物層２０６の低水素含有量は、高水素含有量を有するシリコン窒化物層を備えるＧａＮ ＦＥＴに比し、有利にも、電荷トラップを低減し、ＧａＮ ＦＥＴ２１４の信頼性を改善する。
図３Ａ及び図３Ｂは、形成の主要段階で示される、図２の半導体デバイスの断面図である。図３Ａを参照すると、キャップ層２０４は、エピタキシャルプロセスにより基板２０２上に形成される。キャップ層２０４及び基板２０２の一部が、ＧａＮ ＦＥＴ２１４のための横方向隔離境界２２４を提供するために取り除かれ得る。高性能シリコン窒化物層２０６は、図１を参照して説明されるようにＬＰＣＶＤプロセスによりキャップ層２０４上に形成される。図２の完成したＧａＮ ＦＥＴ２１４の高性能シリコン窒化物層２０６のためのエリアを覆うように、高性能シリコン窒化物層２０６の上にエッチマスク２２６が形成される。エッチマスク２２６は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、場合によっては、半反射層を含み得る。
図３Ｂを参照すると、フッ素（Ｆ）を含有する反応性イオンエッチング（ＲＩＥ）プロセス２２８が、エッチマスク２２６により露出された箇所において高性能シリコン窒化物層２０６を取り除く。ＲＩＥプロセス２２８における反応性ガスフロー及び圧力は、図３Ｂに示されるように高性能シリコン窒化物層２０６上の傾斜したエッジを提供するように調節され得る。その後、アッシングプロセスなどにより、エッチマスク２２６が取り除かれる。図２の構造を提供するために半導体デバイス２００の製造が継続される。図３Ａ及び図３Ｂを参照して説明する方法は、有利にも、低応力及び低水素含有量の所望の特性を備えるパターニングされた高性能シリコン窒化物層２０６を提供する。
図４は、高性能シリコン窒化物層を備える例示の集積回路の断面図である。集積回路４００が、シリコンウェハなどの半導体基板４０２上に形成される。集積回路４００は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ４０４及び／又はｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ４０６を含む。フィールド酸化物４０８が、ＰＭＯＳトランジスタ４０４及びＮＭＯＳトランジスタ４０６を横方向に隔離するように基板４０２に配置される。
ＰＭＯＳトランジスタ４０４は、フィールド酸化物４０８の下方に延在するｎ型ウェル４１０において配置される。ＰＭＯＳトランジスタ４０４は、ｎ型ウェル４１０上のゲート誘電体層４１２、及びゲート誘電体層４１２上のゲート４１４を含む。オフセットスペーサ４１６が、ゲート４１４の横方向表面上に配置される。ｐ型ソース及びドレイン領域４１８が、ｎ型ウェル４１０においてゲート４１４の２つの側部に配置される。ソース及びドレイン領域４１８は、ゲート４１４の下に延在するソース／ドレイン拡張部４２０、及びゲート４１４に近接するディープソース／ドレイン領域４２２を含む。
ゲート側壁スペーサ４２４が、オフセットスペーサ４１６上に、ゲート４１４に近接して配置される。ゲート側壁スペーサ４２４は、低応力及び低水素含有量を有する、高性能シリコン窒化物の一つ又は複数の層を含む。金属シリサイド４２６が、ゲート側壁スペーサ４２４に近接してソース及びドレイン領域４１８上に、及び場合によってはゲート４１４上に配置される。ゲート側壁スペーサ４２４は、ゲート誘電体層４１２のすぐ下のチャネル層とディープソース／ドレイン領域４２２との間、及び、チャネル層とソース及びドレイン領域４１８上の金属シリサイド４２６との間の、横方向分離を提供する。ゲート側壁スペーサ４２４における高性能シリコン窒化物は、半導体基板４０２の１０ナノメートル内にあり得る。ゲート側壁スペーサ４２４の低応力は、チャネル層における応力を有利に低減し得、そのため、ＰＭＯＳトランジスタ４０４のオン状態電流及び／又はオフ状態電流を改善する。ゲート側壁スペーサ４２４の低水素含有量は、ＰＭＯＳトランジスタ４０４の信頼性を有利に改善し得る。
同様に、ＮＭＯＳトランジスタ４０６は、フィールド酸化物４０８の下方に延在するｐ型ウェル４２８において配置される。ＮＭＯＳトランジスタ４０６は、ｐ型ウェル４２８上のゲート誘電体層４３０、及びゲート誘電体層４３０上のゲート４３２を含む。オフセットスペーサ４３４が、ゲート４３２の横方向表面上に配置される。ｎ型ソース及びドレイン領域４３６が、ｐ型ウェル４２８においてゲート４３２の２つの側部に配置される。ソース及びドレイン領域４３６は、ゲート４３２の下に延在するソース／ドレイン拡張部４３８、及びゲート４３２に近接するディープソース／ドレイン領域４４０を含む。一つ又は複数の高性能シリコン窒化物層を含むゲート側壁スペーサ４４２が、ゲート４３２に近接して配置される。ＰＭＯＳトランジスタ４０４のゲート側壁スペーサ４２４及びＮＭＯＳトランジスタ４０６のゲート側壁スペーサ４２４は、場合によっては、同時に形成される結果、同じ層構造を有し得る。金属シリサイド４４４が、ゲート側壁スペーサ４４２に近接してソース及びドレイン領域４３６上に、及び場合によってはゲート４３２上に配置される。ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタ４０４に関連して説明したものに類似するゲート側壁スペーサ４４２の低応力及び低水素含有量から利点を得ることができる。
図５Ａ及び図５Ｂは、製造の主要段階で示される、図４の集積回路の断面図である。図５Ａを参照すると、ｐ型ソース／ドレイン拡張部４２０は、ソース／ドレイン拡張部４２０がゲート４１４の下に完全には延在しないように、ＰＭＯＳトランジスタ４０４のゲート４１４及びオフセットスペーサ４１６を注入マスクとして用いてｐ型ドーパントをｎ型ウェル４１０に注入することにより形成される。同様に、ｎ型ソース／ドレイン拡張部４３８は、ソース／ドレイン拡張部４３８がゲート４３２の下に完全には延在しないように、ＮＭＯＳトランジスタ４０６のゲート４３２及びオフセットスペーサ４３４を注入マスクとして用いてｎ型ドーパントをｐ型ウェル４２８に注入することによって形成される。基板４０２は、その後、注入されたドーパントを活性化するためにアニーリングされる。
高性能シリコン窒化物層４５０が、ＰＭＯＳトランジスタ４０４のゲート４１４、オフセットスペーサ４１６、及びソース／ドレイン拡張部４２０の上、並びに、ＮＭＯＳトランジスタ４０６のゲート４３２、オフセットスペーサ４３４、及びソース／ドレイン拡張部４３８の上に形成される。高性能シリコン窒化物層４５０は、図１を参照して説明されるようなＬＰＣＶＤプロセスにより形成され、これにより、オフセットスペーサ４１６及び４３４の垂直表面上の高性能シリコン窒化物層４５０の厚みが、それぞれ、図４のゲート側壁スペーサ４２４及び４４２を形成するために充分であるように、図５Ａに示されるように少なくとも部分的にコンフォーマル層が提供される。
図５Ｂを参照すると、フッ素（Ｆ）を含有する異方性ＲＩＥプロセス４５２
が、ＰＭＯＳトランジスタ４０４のゲート４１４及びソース／ドレイン拡張部４２０の水平表面の上、並びにＮＭＯＳトランジスタ４０６のゲート４３２及びソース／ドレイン拡張部４３８の上の、図５Ａの高性能シリコン窒化物層４５０を取り除き、ＰＭＯＳトランジスタ４０４のオフセットスペーサ４１６の垂直表面上のゲート側壁スペーサ４２４を形成するため、並びにＮＭＯＳトランジスタ４０６のオフセットスペーサ４３４の垂直表面上のゲート側壁スペーサ４４２を形成するために、高性能シリコン窒化物層４５０を残す。高性能シリコン窒化物層４５０を形成するためのＬＰＣＶＤプロセスのコンフォーマルの態様により、ゲート側壁スペーサ４２４及び４４２が、フォトリソグラフィオペレーションなしに形成され得、有利にも、集積回路４００の製造コスト及び複雑性を低減する。
図６Ａ及び図６Ｂは、製造の主要段階で示される、高性能シリコン窒化物層を備える例示のマイクロ電子メカニカルシステム（ＭＥＭＳ）デバイスの断面図である。図６Ａを参照すると、ＭＥＭＳデバイス６００が、単結晶シリコンウェハなどのシリコン基板６０２に形成される。キャビティ６０４が、穴をあけられた（perforated）薄膜６０６などカンチレバー状要素６０６の形式でキャビティ６０４の上の基板６０２の材料を残して、基板６０２に形成される。穴をあけられた薄膜６０６は、熱センサ又はマイクなどのセンサの一部であり得、又はスピーカーなどのアクチュエータの一部であり得る。穴をあけられた薄膜６０６を基板６０２の近傍領域６０８から部分的に隔離することが望ましい場合がある。高性能シリコン窒化物６１０の層が、穴をあけられた薄膜６０６及びキャビティ６０４の内部表面上、及び基板６０２の近傍領域６０８に形成される。高性能シリコン窒化物層６１０は、低応力及び低水素含有量を有するように図１を参照して説明されるようにＬＰＣＶＤプロセスにより形成され、これにより、高性能シリコン窒化物層６１０が、図６Ａに示されるような穴をあけられた薄膜６０６の全ての露出された表面を覆うように、少なくとも部分的にコンフォーマルな層が提供される。穴をあけられた薄膜６０６を介するキャビティ６０４への限定されたアクセスに起因して、高性能シリコン窒化物層６１０は、キャビティ６０４に面する穴をあけられた薄膜６０６の底部表面上よりも、キャビティ６０４の外側の穴をあけられた薄膜６０６の頂部表面上で一層厚い。高性能シリコン窒化物層６１０の低応力は、穴をあけられた薄膜６０６の頂部及び底部表面上の不均一な厚みに起因する穴をあけられた薄膜６０６のゆがみを有利に低減する。
図６Ｂを参照すると、高性能シリコン窒化物層６１０は、穴をあけられた薄膜６０６に近接する領域６０８における基板６０２の一部から取り除かれる。ＭＥＭＳデバイス６００は、水酸化カリウム溶液などの、結晶学的ウェットエッチング溶液６１２に浸され、これは、基板６０２の結晶平面に沿って高性能シリコン窒化物層６１０により露出されたエリアにおける基板６０２からシリコンを取り除いて、穴をあけられた薄膜６０６に近接する隔離キャビティ６１４を形成する。高性能シリコン窒化物層６１０の低水素含有量は、有利にも、所望の厚みで結晶学的ウェットエッチング溶液６１２に対するエッチ耐性を提供する。ＭＥＭＳデバイス６００はその後、リンスされ、乾燥される。高性能シリコン窒化物層６１０は、完成したＭＥＭＳデバイス６００において適所に残され得、又は、後続の製造プロセスの間に取り除かれ得る。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (24)

  1. ガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）デバイスであって、
    基板としてのガリウム窒化物層とアルミニウムガリウム窒化物層とのスタックと、
    前記スタック上のガリウム窒化物のキャップ層と、
    前記キャップ層の第１の表面上のシリコン窒化物層であって、
    ３：４の比の２パーセント内のシリコン：窒素原子比と、
    ６００メカパスカル（ＭＰａ）〜１０００ＭＰａの応力と、
    ５原子百分率未満の水素含有量と、
    の特性を有する、前記シリコン窒化物層と、
    前記キャップ層の上のＧａＮ ＦＥＴのゲートであって、その中心部において前記キャップ層の第１の表面に直接に接し、その端部において前記シリコン窒化物層に部分的に重なる、前記ゲートと、
    を含む、ＧａＮ ＦＥＴデバイス。
  2. 請求項１に記載のＧａＮ ＦＥＴデバイスであって、
    前記シリコン窒化物層が１０ナノメートルと２０ナノメートルとの間の厚みである、ＧａＮ ＦＥＴデバイス。
  3. 請求項１に記載のＧａＮ ＦＥＴデバイスであって、
    前記シリコン窒化物層が２．０〜２．１の屈折率を有する、ＧａＮ ＦＥＴデバイス。
  4. 請求項１に記載のＧａＮ ＦＥＴデバイスであって、
    前記シリコン窒化物層が、１２メガボルトパーセンチメートル（ＭＶ／ｃｍ）より大きい誘電破壊強度を有する、ＧａＮ ＦＥＴデバイス。
  5. 請求項１に記載のＧａＮ ＦＥＴデバイスであって、
    ソースとドレインとを更に含む、ＧａＮ ＦＥＴデバイス。
  6. 請求項５に記載のＧａＮ ＦＥＴデバイスであって、
    前記ソースのコンタクト金属に電気的に接触するソース金属であって、前記ゲートに重なる、前記ソース金属を更に含む、ＧａＮ ＦＥＴデバイス。
  7. 請求項６に記載のＧａＮ ＦＥＴデバイスであって、
    前記ソース金属と前記ゲートとの間の誘電体層を更に含む、ＧａＮ ＦＥＴデバイス。
  8. 請求項５に記載のＧａＮ ＦＥＴデバイスであって、
    前記シリコン窒化物層が、前記ゲートの端部の下の第１の部分と、前記ドレインと前記ゲートから距離を開けられた前記ゲートと前記ドレインとの間の第２の部分とを含む、ＧａＮ ＦＥＴデバイス。
  9. ガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）デバイスであって、
    基板としてのガリウム窒化物層とアルミニウムガリウム窒化物層とのスタックと、
    前記スタック上のガリウム窒化物のキャップ層と、
    前記キャップ層の第１の表面上のシリコン窒化物層であって、
    ３：４の比の２パーセント内のシリコン：窒素原子比と、
    ６００メカパスカル（ＭＰａ）〜１０００ＭＰａの応力と、
    ５原子百分率未満の水素含有量と、
    の特性を有する、前記シリコン窒化物層と、
    ソースとドレインとであって、前記シリコン窒化物層が前記ソースと前記ドレインとの間に位置する、前記ソースとドレインと、
    前記ソースと前記ドレインとの間の前記キャップ層の上の前記ＧａＮ ＦＥＴのゲートであって、その中心部において前記キャップ層の第１の表面に直接に接し、その端部において前記シリコン窒化物層に部分的に重なる、前記ゲートと、
    を含む、ＧａＮ ＦＥＴデバイス。
  10. 請求項９に記載のＧａＮ ＦＥＴデバイスであって、
    前記ソースのコンタクト金属に電気的に接触するソース金属であって、前記ゲートに重なる、前記ソース金属を更に含む、ＧａＮ ＦＥＴデバイス。
  11. 請求項１０に記載のＧａＮ ＦＥＴデバイスであって、
    前記ソース金属と前記ゲートとの間の誘電体層を更に含む、ＧａＮ ＦＥＴデバイス。
  12. 請求項９に記載のＧａＮ ＦＥＴデバイスであって、
    前記シリコン窒化物層が、前記ゲートの端部の下の第１の部分と、前記ドレインと前記ゲートとから空間を開けられている前記ゲートと前記ドレインとの間の第２の部分とを含む、ＧａＮ ＦＥＴデバイス。
  13. ガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）デバイスであって、
    ガリウム窒化物層とアルニミウムガリウム窒化物層とのスタックと、
    前記スタック上のガリウム窒化物のキャップ層と、
    前記キャップ層上のシリコン窒化物層であって、
    ３：４の比の２パーセント内のシリコン：窒素原子比と、
    ６００メカパスカル（ＭＰａ）〜１０００ＭＰａの応力と、
    ５原子百分率未満の水素含有量と、
    の特性を有する、前記シリコン窒化物層と、
    ソースとドレインと、
    前記ソースと前記ドレインとの間の前記キャップ層の上の前記ＧａＮ ＦＥＴのゲートであって、その中心部において前記キャップ層の第１の表面に直接に接し、その端部において前記シリコン窒化物層に部分的に重なる、前記ゲートと、
    前記ソースのコンタクト金属に電気的に接触するソース金属であって、前記ゲートに重なる、前記ソース金属と、
    を含み、
    前記シリコン窒化物層が、前記ゲートの端部の下の第１の部分と、前記ドレインと前記ゲートから空間を開けられている前記ゲートと前記ドレインとの間の第２の部分とを含む、ＧａＮ ＦＥＴデバイス。
  14. ガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）デバイスを形成する方法であって、
    基板としてのガリウム窒化物層とアルニニウムガリウム窒化物層とのスタックを形成することと、
    前記スタック上にガリウム窒化物のキャップ層を形成することと、
    低圧化学気相成長（ＬＰＣＶＤ）プロセスを用いて前記キャップ層の第１の表面上にシリコン窒化物層を形成することであって、前記シリコン窒化物層が、
    ３：４の比の２パーセント内のシリコン：窒素原子比と、
    ６００メカパスカル（ＭＰａ）〜１０００ＭＰａの応力と、
    ５原子百分率未満の水素含有量と、
    の特性を有する、前記シリコン窒化物層を形成することと、
    前記シリコン窒化物層の上にエッチマスクを形成することと、
    前記エッチマスクにより露出される前記シリコン窒化物層を除去することと、
    その後に前記エッチマスクを除去することと、
    前記キャップ層の上に前記ＧａＮ ＦＥＴのゲートを形成することであって、前記ゲートが、その中心部において前記キャップ層の第１の表面に直接に接し、その端部において前記シリコン窒化物層に部分的に重なる、前記ゲートを形成することと、
    を含む、方法。
  15. 請求項１４に記載の方法であって、
    前記ＬＰＣＶＤプロセスが、
    ＬＰＣＶＤファーネスに前記基板を置くことと、
    前記ＬＰＣＶＤファーネスにおいて前記基板を８００℃〜８２０℃の温度まで加熱することと、
    アンモニアガスとジクロロシランガスとを４対６の比で１５０ミリトル〜２５０ミリトルの圧力で反応チャンバに提供することと、
    前記ＬＰＣＶＤファーネスから前記基板を取り除くことと、
    を含む、方法。
  16. 請求項１４に記載の方法であって、
    前記シリコン窒化物層を除去することが、フッ素ラジカルを用いる反応性イオンエッチ（ＲＩＥ）プロセスを含む、方法。
  17. 請求項１４に記載の方法であって、
    前記シリコン窒化物層が１０ナノメートルと２０ナノメートルとの間の厚みである、方法。
  18. 請求項１４に記載の方法であって、
    前記シリコン窒化物層が２．０〜２．１の屈折率を有する、方法。
  19. 請求項１４に記載の方法であって、
    前記シリコン窒化物層が、１２メガボルトパーセンチメートル（ＭＶ／ｃｍ）より大きい誘電破壊強度を有する、方法。
  20. ガリウム窒化物電界効果トランジスタ（ＧａＮ ＦＥＴ）デバイスを形成する方法であって、
    基板としてのガリウム窒化物層とアルミニウムガリウム窒化物層とのスタックを形成することと、
    前記スタック上にガリウム窒化物のキャップ層を形成することと、
    低圧化学気相成長（ＬＰＣＶＤ）プロセスを用いて前記キャップ層の第１の表面上にシリコン窒化物層を形成することであって、前記ＬＰＣＶＤプロセスが、
    前記基板をＬＰＣＶＤファーネス内に置くことと、
    前記ＬＰＣＶＤファーネスにおいて前記基板を８００℃〜８２０℃の温度まで加熱することと、
    アンモニアガスとジクロロシランガスとを４対６の比で１５０ミリトル〜２５０ミリトルの圧力で反応チャンバに提供することと、
    前記ＬＰＣＶＤファーネスから前記基板を取り除くことと、
    による、前記シリコン窒化物層を形成することと、
    前記シリコン窒化物層の上にエッチングマスクを形成することと、
    前記エッチングマスクにより露出された前記シリコン窒化物層を取り除くことと、
    その後に前記エッチングマスクを取り除くことと、
    前記キャップ層の上に前記ＧａＮ ＦＥＴのゲート構造を形成することであって、前記ゲート構造が、その中心部において前記キャップ層の第１の表面に直接に接し、その端部において前記シリコン窒化物層に部分的に重なる、前記ゲートを形成することと、
    を含む、方法。
  21. 請求項２０に記載の方法であって、
    前記シリコン窒化物層を取り除くことが、フッ素ラジカルを用いるＲＩＥプロセスを含む、方法。
  22. 請求項２０に記載の方法であって、
    前記シリコン窒化物層が１０ナノメートルから２０ナノメートルの厚みである、方法。
  23. 請求項２０に記載の方法であって、
    前記シリコン窒化物層が２．０から２．１の屈折率を有する、方法。
  24. 請求項２０に記載の方法であって、
    前記シリコン窒化物層が、１２メガボルトパーセンチメートル（ＭＶ／ｃｍ）より大きい誘電破壊強度を有する、方法。
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