JP6716704B2 - 薄膜トランジスタアレイパネル及び導電構造 - Google Patents

薄膜トランジスタアレイパネル及び導電構造 Download PDF

Info

Publication number
JP6716704B2
JP6716704B2 JP2018536260A JP2018536260A JP6716704B2 JP 6716704 B2 JP6716704 B2 JP 6716704B2 JP 2018536260 A JP2018536260 A JP 2018536260A JP 2018536260 A JP2018536260 A JP 2018536260A JP 6716704 B2 JP6716704 B2 JP 6716704B2
Authority
JP
Japan
Prior art keywords
sublayer
indium
zinc
atomic content
content
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018536260A
Other languages
English (en)
Other versions
JP2019504499A (ja
Inventor
イチョン カォ
イチョン カォ
シンイー リン
シンイー リン
ポリ シイ
ポリ シイ
ウェイチ チャン
ウェイチ チャン
イミン ルー
イミン ルー
イウェ ウ
イウェ ウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Original Assignee
Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongfujin Precision Industry Shenzhen Co Ltd, Hon Hai Precision Industry Co Ltd filed Critical Hongfujin Precision Industry Shenzhen Co Ltd
Publication of JP2019504499A publication Critical patent/JP2019504499A/ja
Application granted granted Critical
Publication of JP6716704B2 publication Critical patent/JP6716704B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H01L21/47635—After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)

Description

本発明は、ディスプレイ技術に関し、特に薄膜トランジスタ（ＴＦＴ）アレイパネルに関する。
本願は、２０１６年１月１４日に提出された米国仮出願６２／２７８４４８、６２／２７８４６７及び６２／２７８４６９の優先権を主張しており、当該米国仮出願は参照により本文に加えられる。
フラットパネルディスプレイにおいて、薄膜トランジスタ（ＴＦＴ）は画素電極のスイッチ素子として使用される。薄型ディスプレイパネル装置は、通常、薄膜トランジスタを制御する走査信号を伝送するように設置されたゲート電極線及び画素電極まで印加される信号を伝送するように設置されたデータ線を含む。さらに良好なパネル装置の機能を実現するために、研究において、信号伝達能力を向上することが追求されている。
以上の問題点に鑑みて、本発明は、導電構造及び薄膜トランジスタアレイパネルの製造方法を提供する。
ここで図面を参照して、例を挙げながら本技術の実現を説明する。
図１は本願で開示されている一つの実施例に基づく薄膜トランジスタ（ＴＦＴ）アレイパネルの一部の例示的な平面図である。 図２は本願で開示されている一つの実施例に基づく例示的なアレイパネル中のＴＦＴ装置の断面図である。 図３はパターン化処理された後の多層導電層における異なる例示的なエッチングプロファイルを示す図である。 図４はパターン化処理された後の多層導電層における異なる例示的なエッチングプロファイルを示す図である。 図５はパターン化処理された後の多層導電層における異なる例示的なエッチングプロファイルを示す図である。 図６はパターン化処理された後の多層導電層における異なる例示的なエッチングプロファイルを示す図である。 図７は本願で開示されている一つの実施例に基づく例示的なアレイパネル中のＴＦＴ装置の断面図である。 図８は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。 図９は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。 図１０は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。 図１１は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。 図１２は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。 図１３は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。 図１４は本願で開示されている一つの実施例に基づく例示的なＴＦＴ装置の製造過程における各段階を示す図である。
説明を簡潔に且つ明確にするために、適当な状況の下、異なる図面中に同じ符号を用いて、対応するまたは類似する素子を示す。また、本文で説明されている実施例が明確に理解されるように、多くの具体的な詳細が順序立てて述べられているが、当業者はこのような具体的な詳細な内容がなくとも、本文で説明されている実施例を実施できることがわかる。その他の実施例において、説明されている互いに関連する特徴が混乱しないよう、方法、工程及び部品は詳細には記載されていない。また、当該説明は、本文に説明されている実施例の範囲を制限するものではない。図面は必ずしも比率に基づいて作成されたものではなく、ある部分の比率は拡大されて本文で開示されている詳細な内容及び特徴をより良く示している。
用語の“接続”は、直接または間接的であっても中間の部品を通して接続することを意味するが、必ずしも物理的な接続を限定しているのではない。接続は、即ち、物体の永久接続または解除できる接続のことである。また、用語の“約”は、当該装置が精確である必要がないよう、基本的に補正された特定のサイズ、形状またはその他の用語に適するよう定義されている。例えば、基本円柱を意味する物体は円柱体に類似するが、本当の円柱体からは一つ以上のずれを有してもよい。用語の“含む”は、使用する際の意味は“含むがそれに限定されない”であり、この用語は開放的な「含む」を示すまたは説明されている結合、組み合わせなどの何れかを含むことを示す。
一貫性を目的として並びに容易に理解できるよう、類似する特徴は例示的な図面において同様の符号で表示する（ある状況においては図示していない）。しかしながら、異なる実施例中の特徴は、その他の方面において恐らく異なる。したがって、図面に表示されている内容を狭くして限定してはならない。
図１は本願で開示されている一つの実施例に基づく薄膜トランジスタ（ＴＦＴ）アレイパネルの一部の例示的な平面図を示している。図１で示されているのはＴＦＴ画素素子１０の[３×５]マトリクスの例示的なＴＦＴアレイパネルの一部である。各画素素子１０はＴＦＴスイッチ装置１００及び画素電極１２０を備える。ＴＦＴスイッチ装置（例、装置１００）は、半導体、導電及び誘導体層の薄膜により製造された特殊なタイプの薄型電界効果トランジスタである。異なる材料の薄膜は通常支持構造上、例えば、非導電性基板（単独で図示せず）に設置される。前記ＴＦＴ装置１００は通常ゲート電極１０２及び一対の機能において互換可能なソース電極及びドレイン電極１０５ａ／ｂの三端子素子を含む。画素電極１２０はディスプレイパネルにおいて液晶（図示せず）を制御するのに用いられる。画素電極１２０はＴＦＴ装置１００のソース電極／ドレイン電極端子（例、端子１０５ｂ）中の一つに接続される。ＴＦＴ装置１００は接続された画素電極１２０を選択的にオン及びオフにするスイッチとして用いられ、これにより、電荷キャリア（例えば、正孔または電子）の流量が画素電極エリアに入るのを制御する。
画素素子１０のマトリクスは、信号伝送線のネットワークにより互いに接続され、信号伝送線は、一行のゲート電極端子（例、端子１０２）を接続する複数のゲート電極線１１１（ページの横方向に沿って穿通するように表示されている）及び一列のＴＦＴ装置１００のソース電極／ドレイン電極端子（例、端子１０５ａ）中のいずれかに接続される複数のデータ線１１２（ページの縦方向に沿って穿通している）を含む。構造上、前記ゲート電極線１１１及び前記データ線１１２は基板上に設置された一つまたは複数のパターン化された導電層により形成される。基板上において貴重な平面面積のバジェット（ｂｕｄｇｅｔ）を節約するために、前記ゲート線１１１及び前記データ線１１２はカバーの方法により前記基板上の異なる高さ（即ち、垂直水平面）に設置される。例えば、信号伝送線は前記基板上並びに第一エリアと第二エリアとの間において横方向（例えば、主な表面における平面方向に）に穿通するように設置された導電層を含んでもよい。ゲート電極線１１１は信号の通信方法によりＴＦＴ装置１００と基板（図示せず）上の第一平面エリアのゲート電極線駆動装置ＩＣを接続するのに用いてもよい。データ線１１２はもう一方で、ＴＦＴ装置１００と基板（図示せず）上に位置する限定されたもう一つの平面エリアのソース電極線駆動装置ＩＣを接続して信号伝送できる。現代のフラットパネルディスプレイにおいて、薄膜トランジスタ（ＴＦＴ）アレイパネルは、大型のマトリクス配列された数千または数百万個のＴＦＴ画素素子１０を含むことにより、高い画像解像度を提供している。
信号伝送線のネットワークが画素素子と制御ＩＣとの間において制御信号の伝送を行うという役割を担うため、信号伝送線の信号伝送能力はフラットパネル装置の機能面において重要な作用、特に、大型及び／または高精細装置に対する応用で発揮される。例を挙げると、導電線は基板上において貴重な平面エリアを割り当てる必要がある。装置の機能を保持すると同時に高画素密度を実現するために、導電線中の幅を小さくし、電気抵抗／インピダースも低くなるようにしなければならない。
図２は、本願で開示されている一つの実施例に基づく例示的なアレイパネル中の半導体装置の断面図を示している。特に、図２は、ソース電極及びドレイン電極端子（例、Ｓ／Ｄ電極１０５ａ、１０５ｂ）を超えた例示的な半導体装置（例、ＴＦＴ装置１００）の横断面を示している。前記ＴＦＴ装置１００は、支持構造を提供する基板１０１の主表面上に設置される。基板１０１は通常絶縁材料を含む。基板１０１に用いられる適当な材料は、十分な光学透明度を有するガラス、石英及びプラスチック（例、視覚ディスプレイの応用に用いられる可視スペクトル中の電磁放射線に用いられる）を含んでもよい。一つの実施例において、基板１０１は、セラミック及び／またはシリコン材料を含むことができる。一つの応用において、フレキシブルな基板材料を採用してもよい。フレキシブルな基板に用いられる材料の選択は、例えば、ポリエーテルサルフォン（ＰＥＳ）、ポリエーテルニトリル（ＰＥＮ）、ポリエチレン（ＰＥ）、ポリイミド（ＰＩ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレンテレフタレート（ＰＥＴ）及びステンレスまたは前記物質の組み合わせを含んでもよい。
例示的なＴＦＴ装置１００は、基板１０１の主表面の上方に設置される第一導電層１０２、第一導電層１０２の上方に且つ絶縁層１０３により絶縁して設置されたアクティブなチャネル層１０４、及びチャネル層１０４上に且つ電気接触して設置された第二導電層（例、電極１０５ａ、１０５ｂの層）を含む。基板１０１上に設置された第一導電層１０２はパターン化されて第一レベル信号の伝送線のアレイを形成することができる。例えば、第一導電層１０２はパターン化されて基板１０１上に第一レベル信号の伝送アレイ／ネットワーク（例、図１に示すゲート電極線１１１）を形成し、その一部は基板上で定義された第一エリア（例、第一エリア、ＴＦＴ装置１００のゲート電極エリア）と第二エリア（例、ゲート電極線駆動ＩＣ）との間の平面を穿通している。一つの実施例において、第一導電層１０２の一部はパターン化されて、ＴＦＴ装置１００のゲート電極（例、図１に示すゲート電極端子）を定義できる。集積された信号伝送線（例、ゲート電極線）及びＴＦＴ装置のゲート電極端子（例、ゲート電極１０２）は、装置の複雑性を低減することができる（このようにして製造における複雑性を低減する）。第一導電層は選択的にアルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、チタン（Ｔｉ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、その他適当な導電材料及び適当な前記物質の混合物／合金を含むことができる。より良好な光学効率を実現するために、一つの実施例において、第一導電層１０２は例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）の透明導電材料または適当な前記物質の組み合わせを含んでもよい。
前記絶縁層１０３は、構造上においてゲート電極１０２（及び／または第一レベル信号伝送線）を保護し、並びに電気的にＴＦＴ装置１００のゲート電極エリアを遮蔽して、その他の装置との短絡を防止するために、第一導電層１０２の選択的なエリア上に提供されてもよい。絶縁層１０３は選択的に適当な誘電材料、例えば、二酸化ケイ素（ｓｉｌｉｃｏｎ ｏｘｉｄｅ，ＳｉＯＸ）、窒化ケイ素（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ，ＳｉＮＸ）、酸窒化シリコン（ＳｉＯＸＮＹ）、酸化アルミニウム（Ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ，ＡｌＯＸ）、酸化イットリウム（Ｙ２Ｏ３）、酸化ハフニウム（ｈａｆｎｉｕｍ ｏｘｉｄｅ，ＨｆＯＸ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ，ＺｒＯＸ）、窒化アルミニウム（ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ，ＡｌＮ）、酸窒化物（ＡｌＯＮ）、酸化チタン（ＴｉＯＸ）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）を含むことができる。一つの実施例において、一つまたは複数のｈｉｇｈ−ｋ誘電体材料は、ＴＦＴ装置１００のゲート電極の絶縁体として使用できる。ｈｉｇｈ−ｋ誘電体材料は、例えば、Ｌｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｓｃ、Ｙ、Ｚｒ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びその混合物の酸化物含んでもよい。ｈｉｇｈ−ｋ誘電体材料を含むゲート電極絶縁層は、金属ゲート電極材料と組み合わせて使用でき、当該金属ゲート電極材料は、通常、常用のポリシリコン材料より優れた電気的性能を提供する。
一つの実施例において、絶縁層１０３は多層構造を含んでもよい。応用及び操作の要求に基づいて、多層絶縁層は異なる誘電材料及び異なる厚さのサブレイヤを含んでもよい。ゲート電極絶縁体中の追加の誘電体サブレイヤは、構造界面特性の調整、例えば、異なる材料層間の界面の損傷を低減するまたは追加の構造の保護を実現する。例えば、一つの実施例において、絶縁層１０３ゲート電極絶縁体の上方に設置され且つ基本的に窒化ケイ素（ＳｉＮＸ）材料により構成される第一誘電体サブレイヤ及び第一誘電体サブレイヤ上に且つ基本的に二酸化ケイ素（ＳｉＯＸ）材料から形成される第二誘電体サブレイヤを含む。チャネル層１０４上のゲート電極誘電体層のカバーは、ＴＦＴ装置１００中のゲート電極とソース電極／ドレイン電極エリアとの間の潜在的な短絡を防止することに対して特別に重要な意義を有する。
チャネル層１０４は、電荷キャリアが穿通できるＴＦＴ装置１００の半導体／活性エリアを定義する。ゲート電極構造（例、第一導電層１０２により定義される）に真っ直ぐにチャネル層１０４の下に形成されるので、このタイプの装置の構造はボトムゲート配置と称することができる。チャネル層１０４は適当な半導体材料を含むことができ、それは選択的に酸化物半導体、元素半導体、化合物半導体及び合金半導体材料を含んでもよい。半導体材料は選択的にアモルファス状態、結晶状態、多結晶状態のうちの一つまたはこれらの状態の組み合わせを含むことができる。一つの実施例において、チャネル層１０４は一種または多種の酸化物類の化合物半導体材料、例えば、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、インジウム−亜鉛−錫酸化物（ＩＺＴＯ）、ＩＧＴＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＡＺＯ（ｉｎｄｉｕｍ ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含む。一つの実施例において、チャネル層１０４は基本的に水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を含む。アモルファスシリコンチャネルの材料は、良好な電荷キャリアのモビリティ（例、約０．１−０．１−１ｃｍ２ｖ−１ｓ−１）及び高薄膜均一性を備え、経済的に大規模な製造に用いることができる。一つの実施例において、チャネル１０４は低温工程によって製造されるポリシリコン材料（例、低温ポリシリコン、ＬＴＰＳ）を含む。ＬＴＰＳチャネル材料は優れた電荷キャリアモビリティ（例、約１００−２００ｃｍ２ｖ−１ｓ−１）を提供する。しかし、特に大型のディスプレイパネル装置の応用において、高い製造コストを必要とする。
一つの実施例において、前記チャネル１０４は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）中の一種または多種を含む酸化物半導体材料を含む。本願の例示的な実施例において、前記チャネル層１０４は、インジウム−ガリウム−亜鉛に基づく酸化物材料（例、ＩＧＴＯ）を含む。半導体酸化物材料の成分比は特別な制限はなく、酸化物中にはその他の成分が存在してもよい。ＩＧＺＯチャネル材料は高い膜の均一性および電荷キャリアモビリティ（例、その化合物の成分間の比率により、１０ｃｍ２ｖ−１ｓ−１より大きい電荷キャリアモビリティ及び低いリーク電流を実現できるよう調整できる）を有し、これは、大面積の応用に適している。ＩＧＺＯ材料の高電荷キャリアモビリティ特性及び低漏電特性は、ディスプレイアレイパネル中の装置の特性をさらに最小化し、画面解像度の向上を実現する。
第二導電層（例、パターン化されて、ＴＦＴ装置１００のソース／ドレイン電極１０５ａ／ｂを定義する。ソース／ドレイン電極１０５ａ／ｂは統一して導電層１０５と称される）は、チャネル層１０４上に設置される。例えば、導電層１０５の選択された部分はチャネル層１０４上に且つ電気接触されて配置されてもよい。導電層１０５は第二レベル信号伝送線のアレイを形成するように設置されてもよい。図１に示すように、導電層１０５は互いに接続された画素素子のアレイの信号伝送ネットワークの一部であってもよい。例えば、第二導電層１０４はパターン化されて、基板１０１上に第二レベル信号の伝送アレイ／ネットワーク（例、図１に示すデータ線１１２）を形成することができ、その一部は基板上に限定された一つのエリア（例、ＴＦＴ装置１００のソース／ドレイン電極エリア）ともう一つのエリア（例、データ線駆動ＩＣ）との間を水平に穿通する。また、導電層１０５の一部はパターン化されて、ＴＦＴ装置１００のソース電極及びドレイン電極（例、図１に示すソース電極／ドレイン電極端子）を定義してもよい。全体に形成された信号伝送線（例えばデータ線）及びＴＦＴ装置端子（例、ソース電極／ドレイン電極１０５ａ／ｂ）は、装置の構造の複雑性を低減することができる（このようにして製造の複雑性及びコストを低減する）。
図２に示すように、導電層１０５はパターン化されて、ＴＦＴ装置１００のゲート電極エリア（例、ゲート電極１０２上方）上に電気的に分離されたソース電極／ドレイン電極端子（例、ソース電極／ドレイン電極１０５ａ、１０５ｂ）を形成する。導電層１０５のパターン化は、適当なエッチング工程（例えば、ウェットエッチング）によって行われてもよく、エッチング工程において、導電層１０５中で、導電層１０５の一部ともう一部を電気的に分離する間隙１０６を形成する。これにより、ＴＦＴ装置１００のソース電極エリア（例えば電極１０５ａ）及びドレイン電極エリア（例えば電極１０５ｂ）を定義する（当然、トランジスタ装置のソース電極とドレイン電極とは互換できる）。特に、図２には、ソース電極１０５ａとドレイン電極１０５ｂとの間の大まかな規則且つ徐々に細くなっている間隙のプロファイルを示している。さらに説明すると、通常、基本的に、ＴＦＴ装置１００においてさらに高い構造の完全性及びさらに良好な電気的性能を実現するために、平滑で且つ徐々に細くなっているプロファイルが望ましい。
導電層１０５の少なくとも一部は、多層構造（例、本実施例では三層構造が示されている）を含んでもよい。例えば、ＴＦＴ装置１００のソース／ドレイン電極のエリアにおいて、導電層１０５は多層構造を含む。当該多層構造は、チャネル層１０４と電気接触して配置された第一サブ（例えば、下）レイヤ１０５−１と、第一サブレイヤ１０５−１の上方に設置される第二（例えば、中間）サブレイヤ１０５−２と、第二サブレイヤ１０５−２の上方に設置される第三（例えば、上）サブレイヤ１０５−３を含む。しかしながら、一つの実施例において、導電層１０５全体に多層配置を加える必要はない。例えば、第二導電層１０５中のあるエリアには二層または特に一つのサブレイヤを含む構造配置に設置してもよく、特定の装置の要求および／またはその他の操作設計の要求によって決められる。
前記上及び下サブレイヤ１０５−１、１０５−３は概ね特定の含有率により配合された一種より多いタイプの化学元素を含む複合導電体から製造される。一つの実施例において、第一サブレイヤ１０５−１（底部阻止層と称することができる。即ち、ＢＢＬ）は、基本的に透明導電性酸化物（ＴＣＯ）材料を含む。透明導電性酸化物の実例において、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）及びその他の適当な組み合わせを含むことができる。第二サブレイヤ１０５−２（中間導電層と称することができる。即ち、ＭＣＬ）は、概ね効果的な導電材料によって製造される。例えば、第二サブレイヤは、金属及び金属合金材料中の少なくとも一種を含む。一つの実施例において、第二サブレイヤは、アルミニウム（Ａｌ）、銅（Ｃｕ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）及びモリブデンタングステン（ＭｏＷ）材料中の少なくとも一種を含む。第三サブレイヤ１０５−３（頂部カバー層と称することができる。即ち、ＴＣＬ）は、第一サブレイヤ１０５−１中で使用される材料に相当する材料により製造されてもよいが、異なる材料の成分比を提供することができる。
一つの実施例において、前記多層導電構造も第一レベル信号伝送アレイ中で実現できる（例、ゲート電極線／またはゲート電極を定義する）。しかし、第一レベル導電層（例、ゲート電極線１１２）中で使用される材料及び含有率の選択は、第二レベル導電層中で採用される材料（例、データ線１１１及びＳ／Ｄ電極）と同じである必要はない。また、具体的な設計の要求にまたはその他の実際の問題に基づいて選択できる。また、本願で開示されている多層導電構造は、“ボトムゲート”装置（図２に記載）中に使用されるだけでなく、“トップゲート”の応用にも用いることができる。
上及び下サブレイヤ１０５−１／１０５−３の提供は、ＭＣＬとその追加の装置の構造間との間の粘着性を増加することができ、これにより、ＴＦＴ装置１００中の構造の完全性のレベルを向上する。また、上及び下サブレイヤ１０５−１／１０５−３は、高い導伝性及び自発的な自己拡散する特性を有する適当な材料の実現を許可できるよう、拡散阻止層として使用するのに適する材料を含むことができる。例えば、銅（Ｃｕ）金属（またはその合金）は低い電気抵抗／インピーダンスを有し、その優れた電気特性は高導電率の応用に用いられる。しかしながら、銅も製造過程において装置の構造内の自己拡散／マイグレーションする傾向にある活性材料である。銅原子は装置中のある位置（例えば、チャネルエリア）に拡散されて、装置の性能（即ち銅汚染）の低下を引き起こす。上及び下サブレイヤ１０５−１／１０５−３は、拡散阻止層として銅原子を電子装置中の所望のエリア内に制限できる。したがって、装置の信号の伝送品質を向上できると共に、装置の信頼性を保持できる。また、下サブレイヤ１０５−１は、ＭＣＬ（例えば、このような状況下において、基本的に銅材料によって構成される）とチャネル層（例えば、このような状況下において、基本的にＩＧＺＯ材料により構成される）との間で、オーミック接触緩衝界面（Ｏｈｍｉｃ ｃｏｎｔａｃｔ ｂｕｆｆｅｒｉｎｇ ｉｎｔｅｒｆａｃｅ）を提供できる。導電層１０５の第一サブレイヤ１０５−１及び第二サブレイヤ１０５−３中の材料は、エッチングの特性（例えば、エッチング速度及び選択性）に基づいて選択することができる。例えば、上サブレイヤ１０５−１及び下サブレイヤ１０５−３においてＭＣＬ（例えば、サブレイヤ１０５−２）と同じエッチング速度を有する導電性酸化物材料を採用してもよい。例えば、中間サブレイヤ１０５−２は基本的に銅により製造された場合、上サブレイヤ１０５−１及び下サブレイヤ１０５−３は基本的にＩＴＯまたはＩＺＯを含んでもよい。多層導電構造（例えば、１０５）に対する材料の正確な選択は、製造コストを明らかに低減することができる。例を挙げると、ウェットエッチングに適する材料（一つの実例として、ＩＺＯ）を選択して、高価な製造装置（例、ドライエッチング）への依存性及び／または時間効率が低い処理過程を軽減できる。
一つの実施例について、チャネル層１０４は約２００−３５０Ａ（オングストローム）範囲内の平均的な厚さを有する。一つの実施例において、第一サブレイヤ（ＢＢＬ１０５−１）は約２００−３００Ａの範囲内の平均的な厚さを含む。一つの実施例において、第二サブレイヤ（ＭＣＬ１０５−２）は約２０００−３５０００Ａの範囲内の平均的な厚さを含む。一つの実施例において、第三サブレイヤ（ＴＣＬ１０５−３）は約２００−３５０Ａの平均的な厚さを含む。しかし、実際に、層の厚さは応用の要求及び／またはその他の実際の問題によって決められる。
図３〜６は、パターン化処理された多層導電層１０５中の異なるエッチングプロファイル（例、図２に記載されている円部分の局部拡大図に対応する）を示している。特に、図３〜６は、上及び下サブレイヤ（例、ＴＣＬ１０５−３及びＢＢＬ１０５−１）中の材料成分の異なる成分比が導電層１０５中の異なる側面のエッチングプロファイルに影響するのを説明している。導電層１０５の異なるサブレイヤ中の素子のコンポーネントは、その内の側面のエッチングプロファイルに影響してもよい。したがって、上及び下サブレイヤ１０５−１、１０５−３中の含有率の調整（例、これらの間の含有率の差異）は、ＴＦＴ装置（例、装置１００）において所望の側面のエッチングプロファイルを形成する中で重要な作用を発揮する。
図３は、第一の状況下（第一サブレイヤ含有率の配列下）の導電層１０５中の第一タイプの側面エッチングプロファイルを示している。図３に示されているエッチングプロファイルは基本的に均一に傾斜した側面のエッチング表面に対応しており、多くの応用において、ＴＦＴ装置中で有益な構造及び電気的特性を提供することができる。図３に示す実施例において、第一及び第三サブレイヤの各々は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）を含む金属酸化物材料を含む。一つの状況下において、パターン化処理期間に採用するエッチング剤について、導電層１０５中のインジウム（Ｉｎ）成分のエッチング速度は、明らかに亜鉛（Ｚｎ）成分のエッチング速度よりも遅い。インジウム（Ｉｎ）は通常良好な導電性を提供するが、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の含有率は、サブレイヤの導電特性とその加工性との間の実用的な妥協を達成するために僅かにバランスが必要である。
本実施例において、第一サブレイヤ１０５−１中の亜鉛の原子含有量に対するインジウムの原子含有量の比率（即ちインジウムの原子含有量と亜鉛の原子含有量との比率は、原子含有率またはその他の適当な測定方法によって計算される）は、第三サブレイヤ１０５−３中の亜鉛の原子含有量に対するインジウムの原子含有量の比率より大きい（薄膜層中の物質の含有率は、例えば、エネルギー分散型Ｘ線分析ＥＤＳにより測定される）。カバーと底部サブレイヤ１０５−３／１０５−１との間のこのタイプのインジウムと亜鉛の含有率の差異は、側面のエッチングプロファイルを定形するのを助け、当該側面のエッチングプロファイルは、ソース電極とドレイン電極との間の導電層１０５中の間隙に関連し、第三サブレイヤに関連する間隙の幅は、第一サブレイヤ中の間隙の幅よりさらに広い。
図４は、もう一つの状況下（異なるサブレイヤ含有率の配合下）、導電層１０５中の第二タイプ側面のエッチングプロファイルを示している。図４に示されているエッチングプロファイルにおいて、カバーサブレイヤ１０５−３に対応する部分がエッチングされていない場合、導電層１０５のエッチングされている部分においてオーバーハング構造が発生するのを引き起こす。本実施例において、オーバーハング特徴は主に上サブレイヤ１０５−３で発生する。これは恐らく上サブレイヤ１０５−３中の過剰なインジウム含有量の結果である。したがって、頂部カバー層中のエッチング速度が遅くなる。このような幾何学形状は、半導体装置（例、ＴＦＴ装置１００）の全体的な構造の完全性を損なう傾向があるので、オーバーハング特徴は恐らく望ましくない。例を挙げると、導電層１０５のＴＣＬ１０５−３中のオーバーハング特徴は必然的に下層サブレイヤ（例、ＭＣＬ１０５−２及び／またはＢＢＬ１０５−１）に近接するあるエリアを遮蔽する。したがって、潜在的に後続の装置の特徴の堆積／形成を妨げる。例えば、オーバーハング特徴の結果として、ＴＦＴ装置中のＴＣＬとＭＣＬ／ＢＢＬとの間に近づくサブレイヤ界面のエリアには空間が形成される。ＴＦＴ装置中の空間は構造の完全性に対して不利な影響を与える恐れがある。例えば、上サブレイヤ１０５−３（及び後でその上に形成されるその他の装置の特徴）は、下層（特にフレキシブルパネル装置の応用）から物理的に切断できる（例、剥離）。しかも、導電構造（例、第二レベル金属層、例えば導電層１０５）中の空間は、装置の電気的性能を変更することができる（例、寄生容量特性）。
図５は、もう一つの状況下（異なるサブレイヤの含有率の配合下）、導電層１０５中の第三タイプのエッチングプロファイルを示している。図５に示されているエッチングプロファイルに下サブレイヤ１０５−１に対応する部分がエッチングされていない場合、底部の残留した末端部の特徴は導電層１０５中に残る。これは、恐らく下サブレイヤ１０５中の過剰なインジウム含有量の結果である。したがって、底部の阻止層において極めて遅いエッチング速度を引き起こす。ＴＦＴ装置において、チャネルエリア（例、チャネル層１０４上方のエリア）に近接する第二導電層（例えば層１０５）中の長い残留した末端部の特徴はＴＦＴ装置のチャネルの長さに影響してもよい。例えば、ＢＢＬ１０５−１中の残留した末端部は恐らく効果的にチャネルの長さの減少をもたらす。したがって、ＴＦＴ装置の電気的性能に影響する。しかも、底部の残留の特徴は恐らくチャネルエリア(例、ソース電極とドレイン電極１０５ａ／１０５との間)の側面のエッチングプロファイル中の極めて浅い傾斜を引き起こす。これは、さらに高い寄生容量を引き起こす。
図６は、もう一つの状況下（異なるサブレイヤの含有率の設定下）、導電層１０５中の第四タイプの側面のエッチングプロファイルを示している。図６に示されているエッチングプロファイルは底部サブレイヤ１０５−３に対応する部分が過度にエッチングされた場合、導電層１０５のエッチング部分にアンダーカット構造が形成される。本例示において、アンダーカットの特徴は、主に底部サブレイヤエリアで表されている。これは恐らく下サブレイヤ１０５−１中の過剰な亜鉛含有量及びＴＣＬ１０５−３とＢＢＬ１０５−１との間のインジウムと亜鉛含有率の差異が不十分であることによる。上述したように、構造の完全性から見て、アンダーカットの特徴は、半導体装置（例、ＴＦＴ装置１００）の全体的な構造の完全性を損なう傾向があるので、恐らく望ましくない。例を挙げると、アンダーカットの特徴に近接（または下方）するＴＦＴ装置中に空白が形成される可能性がある。これは恐らくＴＦＴ装置の構造及び電気特性に不利である。結果、上サブレイヤ（例、ＭＣＬ１０５−２、ＴＣＬ１０５−３及び後でその上で形成されるその他の装置の特徴）は、さらに容易に物理的な損傷を（例、下層から切断される）、特に、フレキシブルパネル装置の応用において受ける。
再度図３を参照すると、半導体装置（例えば装置１００）を製造する期間、図３に示される構造のプロファイルを形成するために、ある工程条件に注意する必要がある。その中で、基本的な規則に傾斜した側面のエッチングプロファイル（例えば、図２及び図３に示すように）が形成されるのを確保するために、亜鉛の原子含有量に対するインジウムの原子含有量の比率の差異は十分な差に保持されてもよいことがわかった。再度図２を参照すると、導電層１０５中に形成された一対の相対する側表面（その間には間隙１０６が限定されている）には、ソース電極１０５ａとドレイン電極１０５ｂとの間で基本的に次第に細くなる間隙プロファイルが形成され、上サブレイヤに関連する間隙の幅（例えば、層１０５−３）は下サブレイヤ（例えば、層１０５−１）に関連する間隙の幅より広い。
上述したように、第一サブレイヤ１０５−１中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は、第三サブレイヤ１０５−３中の亜鉛の原子含有量に対するインジウムの原子含有量の比率より大きい。さらなる実施例を提供するために、下サブレイヤ１０５−１中のインジウムと亜鉛の含有量は基本的に第一インジウム亜鉛比である（即ち、Ｉｎ（ＢＢＬ）：Ｚｎ（ＢＢＬ）＝Ｒ１であり、これは％により表示された比率である）。同様に、上サブレイヤ１０５−３中のインジウム及び亜鉛の含有量は基本的に第二インジウム亜鉛比である（即ち、Ｉｎ（ＴＣＬ）：Ｚｎ（ＴＣＬ）＝Ｒ２であり、これは％により表示される）。本実施例において、図２及び図３に示されている側面のエッチングプロファイルに相当する側面のエッチングプロファイル（言い換えれば、Ｒ１＞Ｒ２）を実現するために、多層導電層１０５には第二含有率Ｒ２より大きい第一含有率Ｒ１が提供される。
例えば、一つの実施例において、上サブレイヤ１０５−３中のインジウム含有量は約０．１５ユニットであり、インジウム含有量は約０．８５ユニットである。したがって、上サブレイヤ１０５−３中の亜鉛の原子含有量に対するインジウムの原子含有量の比率（即ち、Ｒ２＝Ｉｎ（ＴＣＬ）：Ｚｎ（ＴＣＬ）＝０．１５／０．８５）は約１７．６％である。一方で、下サブレイヤ１０５−１中のインジウム含有量及び亜鉛含有量はそれぞれ約０.３５及び０．６５である。したがって、下サブレイヤ１０５−１中の亜鉛の原子含有量に対するインジウムの原子含有量の比率（即ち、Ｒ１＝Ｉｎ（ＢＢＬ）：Ｚｎ（ＢＢＬ）＝０．３５／０．６５）は約５３．８％である。したがって、サブレイヤ（Ｒ１＞Ｒ２）中の含有率の条件は、導電層１０５において基本的に下方に向かって次第に細くなる側面のエッチングプロファイルを形成し、図２に示すのに相当する。
所望の側面のエッチングプロファイルをもたらす有利な工程条件を保持するために、下サブレイヤと上サブレイヤとの間の含有率の差は閾値より大きくてもよい。第一サブレイヤ１０５−１と第三サブレイヤ１０５−３との間の亜鉛の原子含有量に対するインジウムの原子含有量の比率の差は、２０％より大きいかまたは等しく、導電層１０５中で有利な特性を有する側面のエッチングプロファイルが形成される。上述の実施例を例にすると、下サブレイヤ１０５−１と上サブレイヤ１０５−３との間の亜鉛の原子含有量に対するインジウムの原子含有量の比率の差の値は約３６％（Ｒ１−Ｒ２＝５３．８％−１７．６％）であり、上述の条件を満たす。最小閾値の条件を満たす十分な含有率の差異は、例えば、図６に示すように、所望しないアンダーカットの特徴が形成されるのを防止するのを助ける。
もう一つの実施例として、一つの実施例において、下サブレイヤ１０５−１中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は約２５％から約８０％の範囲内である。さらなる実施例において、下サブレイヤ１０５−１中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は約４５％から約７０％の範囲内である。一方で、一つの実施例において、上サブレイヤ１０５−３中のインジウムと亜鉛の原子比は約５％から約４０％の範囲内である。もう一つの実施例において、上サブレイヤ１０５−３中のインジウムと亜鉛の原子比は、約１０％から約３５％の範囲内である。本願で開示されている実施例に基づくと、下及び上サブレイヤ１０５−１、１０５−３間の亜鉛の原子含有量に対するインジウムの原子含有量の比率の差異の調整は、ソース電極１０５ａとドレイン電極１０５ｂ間に設けられた間隙の基本的に平滑で且つ次第に細くなっている側面のプロファイルの形成に影響する(例えば間隙１０６)。また、一つの実施例において、導電層１０５中に設けられているエッチングされた間隙に関連する側面のプロファイルは、チャネル層により定義された表面に対して約４０度から８５度の円錐角に対応する。ここで注意したいのは、上述したように、導電層（例えば層１０５）の側面のエッチングプロファイル中の鈍角の円錐角は、恐らく後の装置の特徴が集積されている中でもたらされるオーバーハング／アンダーカットの特徴を生じることである。もう一方で、導電層の側面のエッチングプロファイル中における過度の鋭角の円錐角は、恐らく高機能密度装置中の追加の平面バジェットを消耗し、且つチャネルの長さに不利な影響を与える。また、極めて浅い円錐角は対応するエリアの周囲において、さらに高い寄生容量を生成する。一つの実施例において、導電層（例えば、層１０５）の側面のエッチングプロファイル中の約６０〜７０度の円錐角は、適当な工程条件を調整することによって、装置の信頼性を確保できる。
図７は、本願で開示されている一つの実施例の例示的なアレイパネル中のＴＦＴ装置の断面図を示す。特に、図７はソース電極及びドレイン電極端子（例、Ｓ／Ｄ電極１０５ａ’、１０５ｂ’）の例示的なＴＦＴ装置１００’の断面図を示している。図７に示すよう
に、一つの実施例において、導電層１０５は一つまたは複数の追加のサブレイヤを設置してもよい。例えば、本実施例において、導電層１０５はさらに第一サブレイヤ１０５−１と第二サブレイヤ１０５−２との間に設置されている追加サブレイヤ１０５−４が設置されている。追加サブレイヤ１０５−４もインジウム及び亜鉛を含む金属酸化物層により構成されてもよく、追加サブレイヤ１０５−４中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は第三サブレイヤ１０５−３中の亜鉛の原子含有量に対するインジウムの原子含有量の比率より大きい（また、第一サブレイヤ１０５−１中の亜鉛の原子含有量に対するインジウムの原子含有量の比率より小さい）。ＢＢＬ中に追加のサブレイヤを挿入することにより、第二レベル導電層（例、層１０５）中のエッチング特性を保留でき、比較的高いインジウム含有量はＢＢＬの最低層のサブレイヤ中（例えば、サブレイヤ１０５−１）に使用されて、導電層１０５とチャネル層１０４との間の接触界面部分の電気的性能（例、オーミック接触の減少に用いられる）をさらに改善する。したがって、一つの実施例において、第一サブレイヤ１０５−１中のインジウム含有量は、追加サブレイヤ１０５−４中のインジウム含有量より大きい。一つの実施例において、第一サブレイヤ１０５−１中のインジウム含有量と追加サブレイヤ１０５−４中のインジウム含有量の比率は約１〜１．５の範囲内にある。ＢＢＬ中に、二つ以上の追加のサブレイヤを提供するその他の実施例において、さらに第一層１０５−１に近接する追加サブレイヤ中の一つにおけるインジウム含有量（または、一つの状況下における亜鉛の原子含有量に対するインジウムの原子含有量の比率）は、原因は上述した内容と同様に、第一層１０５−１から離れるどの追加サブレイヤ中のインジウム原子含有量より高くなければならない。
図８〜１４を参照すると、図８〜１４は、本願で開示されている一つの実施例の例示的な半導体装置（例、ＴＦＴ装置１００）の製造過程の各段階を示している。
図８は、基板（例、基板１０１）の一つの主表面に第一導電層（例えば層１０２）が堆積されている一つの例示的な局部の断面図を提供している。基板１０１は絶縁材料を含んでもよい。一つの応用において、基板に用いられる適当な材料は、ガラス、石英及び十分な光学透明度を有するプラスチック（例えば、視覚表示の応用に用いられる可視スペクトルに対する電磁放射）を含んでもよい。一つの応用において、基板は、セラミック及び／またはシリコン材料を含んでもよい。ある応用において、フレキシブルな基板材料を採用することができる。フレキシブルな基板の材料に適当な選択は、例えばポリエーテルサルフォン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレン（ＰＥ）、ポリイミド（ＰＩ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレンテレフタレート（ＰＥＴ）及びステンレスまたは上述の物質の組み合わせを含むことができる。
第一導電層は、適当な堆積技術を使用して基板上に設置されてもよく、例えば、物理薄膜堆積方法、例えば、スパッタリング（例えばＰＶＤ、ＰＥＰＶＤ）含む。次いで、適当なエッチング技術を使用して、第一レベル導電層に対してパターン化して、第一レベル信号導電ラインのアレイを定義する（例、図１に示すゲート電極線１１１）。例えば、第一エリア（例えばＴＦＴ装置のゲート電極エリア）と基板の主表面上に限定されている第二エリア（例えば、デートライン（ｄａｔｅ ｌｉｎｅ）駆動ＩＣ）との間で、電気／信号接続を確立するために、第一導電層はパターン化することができる。一つの応用において、第一導電層の部分は、ＴＦＴ装置のゲート電極を定義するために、パターン化される。集積された信号伝送線（例、ゲート電極線）及びＴＦＴ装置端子（例、ゲート電極１０２）は装置の構造の複雑性を低減できるため、製造の複雑性を低減できる。
第一導電層は選択的に、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、チタン（Ｔｉ）、タングステン（Ｗ）、亜鉛（Ｚｎ）、その他の適当な導電材料及び上述の物質に適する混合物／合金を含むことができる。さらに高い光学効率を実現するために、一つの実施例において、第一導電層は透明導電材料、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）または前記物質の適当な組み合わせを含んでもよい。
図９は、第一導電層上にゲート電極絶縁層（例、層１０３）が堆積された例示的な局部の断面図を提供している。ゲート電極絶縁層は一種または多種の適当な薄膜堆積技術（物理及び／または化学薄膜堆積方法を含んでもよい）により配置されて、導電ゲート電極ライン構造（例えば層１０２）と後続の装置の短絡防止に用いられる保護層を形成する。絶縁層は、一種または多種の適当な誘電材料、例えば、二酸化ケイ素（ｓｉｌｉｃｏｎ ｏｘｉｄｅ，ＳｉＯＸ）、窒化ケイ素（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ，ＳｉＮＸ）、酸窒化シリコン（ＳｉＯＸＮＹ）、酸化アルミニウム（Ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ，ＡｌＯＸ）、酸化イットリウム（Ｙ２Ｏ３）、酸化ハフニウム（ｈａｆｎｉｕｍ ｏｘｉｄｅ，ＨｆＯＸ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ，ＺｒＯＸ）、窒化アルミニウム（ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ，ＡｌＮ）、酸窒化物（ＡｌＯＮ）、酸化チタン（ＴｉＯＸ）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）から製造されてもよい。一つの応用において、一つまたは複数のｈｉｇｈ−ｋ誘電体材料は、ＴＦＴ装置（例、装置１００）のゲート電極絶縁体として使用できる。ｈｉｇｈ−ｋ誘電体材料は、例えば、Ｌｉ、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｓｃ、Ｙ、Ｚｒ、Ｈｆ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕの酸化物及び上述の物質の混合物を含むことができる。ｈｉｇｈ−ｋ誘電体材料を含むゲート電極絶縁層は、従来のポリシリコン材料より優れた電気的性能を提供することができる金属ゲート電極材料と組み合わせて使用でき。一つの応用において、絶縁層１０３は多層構造を有するよう配置されてもよい。
図１０は、チャネル材料層（例、層１０４）の堆積の例示的な局部の断面図を提供している。チャネル材料層は適当な堆積技術を使用してゲート電極絶縁層（例、層１０３）上に設置されてもよく、物理薄膜堆積方法、例えば、スパッタリング（例、ＰＶＤ、ＰＥＰＶＤ）を備える。チャネル層は適当な半導体材料を含んでもよく、酸化物半導体、元素半導体、化合物半導体及び合金半導体材料中の少なくとも一種から選択される。半導体材料は選択的にアモルファス、結晶及び多結晶状態の一つ、または上述の状態の組み合わせに配置することができる。一つの応用において、一種または多種の酸化物型の化合物半導体材料、例えば、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、インジウム−亜鉛−錫酸化物（ＩＺＴＯ）、ＩＧＴＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＡＺＯ（ｉｎｄｉｕｍ ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）材料は、チャネル材料層中に使用される。
次いで、チャネル層はパターン化されて、ＴＦＴ装置（例、装置１００）の半導体／活性エリアを定義し、電荷キャリアは当該半導体／活性エリアを穿通する。チャネル材料の選択に基づいて、チャネル層はこの段階において、単独のエッチング工程を用いてパターン化することができる（例えば、例示的な図面に示すように、第一エッチングマスクに対応することができる）。このような状況において、後で設置される第二レベル導電層（例、図１３に示す層１０５）は、第二エッチング工程（第二エッチングマスクに対応することができる）を用いて単独でパターン化してもよい。しかしながら、一つの実施例において、チャネル層及び第二レベル導電層の材料は、同等のエッチング性能を有するように選択される。チャネル層と後で設置される第二導電層との間の材料の相当性は、単一のエッチングマスクを使用すると同時に、エッチング工程において二層に対してパターン化させることができる。エッチングマスクの要求の減少は、明らかに工程の複雑性及び製造コストを低減させる。例を挙げると、一つの実施例において、同等のエッチング性能を利用するために、半導体ＩＧＺＯ材料及びＩＺＯ材料はそれぞれ、チャネル材料及び第二導電層材料として選択される。
図１１は、多層第二導電構造（例、導電層１０５の下部サブレイヤの堆積）における初期の堆積段階の局部断面図を提供している。例示的な過程において、第一（底）サブレイヤ（例、ＢＢＬ１０５−１）は適当な堆積技術（例、ＰＶＤ、ＰＥＶＤ）によりチャネル層（例、層１０４）上に配置される。一つの応用において、ＢＢＬは基本的に一種または多種の透明導電酸化物（ＴＣＯ）材料、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）または上述の物質の適当な組み合わせを含む。ＢＢＬはチャネル層（例、ＩＧＺＯ材料）とその後で配置される導電層（例、Ｃｕ材料）との間において、オーミック接触緩衝界面を提供することができるが、これは、サブレイヤ界面部分の電気的性能（例、界面電気抵抗の減少）を改善することができる。
図１１は、ＢＢＬ１０５−１の選択可能な処理も示している。上述したように、導電層１０５も多層部分を含んでもよく、その中で、中間導電層（ＭＣＬ）はＢＢＬ１０５−１（例、図１２に示す層１０５−２）上に配置される。下及び中間サブレイヤは何れも基本的に導電材料によって製造されるが、電気的性能は恐らく異なる。例えば、例示的な実施例において、下サブレイヤは基本的にＴＣＯ材料(例、ＩＺＯ)により製造され、中間サブレイヤは主に金属物質（例えばＣｕ）によって製造される。下と中間サブレイヤとの間の材料界面部分の電気的性能をさらに改善するために、中間サブレイヤ（ＭＣＬ）堆積前に、追加の水素（Ｈ）の含有量をサブレイヤ（ＢＢＬ）中に導入する選択的処理を実施することができる。追加の水素含有量を導入することは、アンモニア等のプラズマ処理、アニール処理及び／またはその他の適当な方法によって完了することができる。
選択な可能な処理（水素含有量濃度は通常１０２lｃｍ−３）を受けない阻止サブレイヤと比較して測定されており（例、四探針プローブ電気抵抗率測定を使用）、処理後の下サブレイヤは水素含有量を２０％またはそれ以上増加できる。下サブレイヤにおいて増加された水素含有量は薄膜構造中において比較的高い電荷キャリア濃度に対応する。したがって、異質材料サブレイヤ間の界面エリアの電気的性能（例、さらに低減される接触電気抵抗）を改善するのを助ける。一つの実施例において、水素処理を受けるＢＢＬは導電率の１０パーセントまたはそれ以上の増加を反映することができる。
上述したように、多層導電構造（例、層１０５）の材料に対する賢明な選択も製造コストの低下を助けることができる。例を挙げると、ウェットエッチングに効果的な材料（例、ＩＺＯ／Ｃｕ／ＩＺＯ）を選択して、高い製造装置（例えばドライエッチング装置）への依存及び／または関連する時間を消費する処理過程を減少させることができる。
図１２は、第二導電層の残りのサブレイヤ（例、層１０５−２、１０５−３）の堆積の局部断面図を提供している。当該図面はさらに、第二導電層の上サブレイヤ（例えば層１０５−３）の選択可能な第二タイプの処理を示している。示している過程において、第二（中間）サブレイヤ１０５−２及び第三（上）サブレイヤ１０５−３はそれぞれ分けられ、並びに順に下サブレイヤ（層１０５−１）上に配置される。各中間サブレイヤ（ＭＣＬ）及び上サブレイヤ（ＴＣＬ）は、適当な堆積技術、例えば、スパッタリング（例、ＰＶＤ、ＰＥＰＶＤ）を使用して形成することができる。第二サブレイヤは主に良好な導電性の材料、例えば、金属または金属合金によって製造することができる。一つの応用において、第二サブレイヤはアルミニウム（Ａｌ）、銅（Ｃｕ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）及びモリブデンタングステン（ＭｏＷ）材料中の少なくとも一種を含む。一方で、一つの応用において、第三サブレイヤは主に透明導電性酸化物（ＴＣＯ）材料、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）及び上述の物質に適当な組み合わせを含む。第三サブレイヤは第一サブレイヤ中で使用される材料に相当する材料から製造できるが、異なる組成比を有してもよい。
もう一つの導電特性（例、導電線／ビア）は、上サブレイヤ（ＴＣＬ）上に配置されて、並びに上サブレイヤと電気接続（図示せず）されて、例示的な半導体装置（例、装置１００）から／への信号伝送ルートを確立するために用いられる。したがって、上サブレイヤと後続の導電特性との間の材料界面部分の電気的特性をさらに改善するために、第二の選択可能な処理は、類似する方法により追加の水素（Ｈ）の含有量を上サブレイヤ（ＴＣＬ）中に導入するのを実施することができる。上述したように、選択可能な処理を受けない（その水素含有量濃度は通常１０２lｃｍ−３）カバーサブレイヤと比較して、処理後の下サブレイヤは２０％またはそれ以上水素含有量を増加できる。下サブレイヤにおいて増加された水素含有量は、薄膜構造においてさらに高い電荷キャリア濃度に対応する。したがって、異質材料サブレイヤ間の界面エリア部分の電気的性能を改善するのを助ける（例、さらに接触電気抵抗を低減する）。一つの実施例において、水素処理を受けたＴＣＬは、１０％またはそれ以上の導電率の増加を反映することができる。
図１３は、例示的な半導体装置のソース電極及びドレイン電極を定義するのに用いられる第二導電層のパターン化された局部断面図を提供している。本例示的な過程において、第二導電層（例えば層１０５）はパターン化されて、装置のゲート電極エリアの上方（例、ゲート電極１０２の上方）に電気的に分離されたソース電極及びドレイン電極端子（例、ソース電極／ドレイン電極１０５ａ、１０５ｂ）が形成される。第二導電層のパターン化は、適当なエッチング工程（例、ウェットエッチング）により実行されて、当該適当なエッチング工程は、第二導電層中において第二導電層の一部ともう一部が電気的に分離された間隙（例、凹部１０６）を形成し、これにより、装置のソース電極エリア及びドレイン電極エリアを定義する。上述したように、第二導電層の異なるサブレイヤ中の素子の成分含有率は、凹構造１０６に関連する側面のエッチングプロファイルに影響してもよい。例を挙げると、上及び下サブレイヤ１０５−１、１０５−３中の成分含有率（例えば、これらの間の含有率の差異）を調整することは、ＴＦＴ装置中の所望の側面のエッチングプロファイルの形成において重要な作用を起こすことができる。
本例示的な工程において、第一及び第三サブレイヤ中の各々は、何れもインジウム（Ｉｎ）及び亜鉛（Ｚｎ）を含む金属酸化物材料を有する。また、第一サブレイヤ中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は、第三サブレイヤ中の亜鉛の原子含有量に対するインジウムの原子含有量の比率より大きい。上述したように、カバーと底部サブレイヤとの間のこの種の亜鉛の原子含有量に対するインジウムの原子含有量の比率の差異は、第二導電層中で形成される間隙に関連する側面のエッチングプロファイルの形成を助ける。また、亜鉛の原子含有量に対するインジウムの原子含有量の比率の差異は、特定の閾値以上で保持されて、適当な側面のエッチングプロファイルの形成を確保する。本実施例において、第一と第三サブレイヤとの間では、２０％より大きいまたは等しい亜鉛の原子含有量に対するインジウムの原子含有量の比率の差が提供され、第二導電層において適当な側面のエッチングプロファイルを形成するのを助ける。一つの実施例において、第二導電層において定義されるエッチング間隙に関連する側面のプロファイルは、チャネル層により限定された表面に対して、約４０度〜８５度の円錐角に対応する。
図１３は、ソース電極とドレイン電極エリア１０５ａ、１０５ｂ間の平滑で且つ下方に向けて次第に細くなっているエッチングプロファイルを示しており、頂部（例、ＴＣＰエリア）は比較的広い分離幅を有し、底部は比較的狭い幅を有する（例、ＢＢＬエリア）。ここで注意したいのは、異なる拡大倍数の状況下、実際に精確な／普遍的な線形の側面のエッチング表面（例えば、常に傾斜した直線の側面のプロファイル）を探すのは難しいことである。しかしながら、上述したように、第二導電層中の材料含有率の適当な調整は、第二導電層中において基本的に均一に傾斜する傾斜側面のエッチング表面（例えば、基本的に、明確に観察できるプロファイル、例えば、オーバーハングおよび／またはアンダーカットの中断なしに連続して傾斜した側面斜面を保持する）を形成することができる。
同様に、実際の状況において、側面のエッチングプロファイル中における固定された円錐角の精確な定義は恐らく容易ではない。しかしながら、側面のエッチング表面の傾斜面は基本的に規則的であり、且つ中断されない（例えば、基本的に、オーバーハング及び／またはアンダーカットの形成はない）状況下で、円錐角を確定する実際の方法として、側面のエッチングプロファイルに関連する円錐角は一つの平均値として取ることができる。例えば、基板の主表面と、ＭＣＬ（例、層１０５−２）中で定義された傾斜したエッチングプロファイルの下端及びその上端との間のライン間で定義される角とみなされる。しかし、ある状況下においては、恐らく局部の方法を採用して対応する円錐角を確定する。
上述したように、一つの実施例において、第二導電層は一つまたは複数の追加サブレイヤを提供する。例えば、追加サブレイヤ（図示せず）は、第一サブレイヤ（ＢＢＬ）１０５−１と第二サブレイヤ（ＭＣＬ）１０５−２との間に設置してもよい。追加サブレイヤはさらにインジウム及び亜鉛を含む金属酸化物材料を含んでもよく、その中で、追加サブレイヤ中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は第三サブレイヤ（ＴＣＬ）１０５−３中のインジウムと亜鉛の含有率より大きい（ただし、依然として第一サブレイヤ１０５−１中のインジウムと亜鉛の含有率より小さい）。追加のサブレイヤの挿入は、第二レベル導電層中のエッチング特性を保持できると同時に、さらに高いインジウム含有量（例、ＢＢＬの最底層のサブレイヤ部分）の採用を許可する。これにより、さらに導電層１０５とチャネル層１０４との間の接触界面部分の電気的性能（例、オーミック接触の減少に用いられる）を改善する。ＢＢＬに複数の追加サブレイヤを提供する応用において、第一サブレイヤ１０５−１さらに近接する一つの追加サブレイヤ中のインジウム含有量は、恐らく第一層１０５−１に対してさらに離れた追加サブレイヤ中のインジウム含有量より高い。
図１４は、例示的な半導体装置（例、ＴＦＴ装置１００）のソース電極／ドレイン電極の構造上において堆積された後のパッシベーション層の局部断面図を提供している。例えば、一つまたは複数のパッシベーション層（例えば層１０７）は、第二導電層（例えば層１０５）の露出した頂表面と側面のエッチングプロファイルの露出した表面、及びチャネル材料層（例えば層１０４）の露出エリアに設置することができる。パッシベーション層は、後続の製造期間において、ＴＦＴ装置を損傷から保護する。また、あるチャネル材料（例、ＩＧＺＯ）は環境条件(例、酸素及び湿気／水)に対して敏感である。ＴＦＴ装置１００の上方において十分な厚さを有する適当な誘電材料（例、二酸化ケイ素／窒化物）のパッシベーション層は、脆弱なデバイス構造を潜在的な環境の危険から保護するのを助けることができる。一つの実施例において、一種または多種の適当な堆積技術（例、ＣＶＤ／ＰＥＣＶＤ／ＭＯＣＶＤ等の化学堆積方法）を使用して、パッシベーション層をＴＦＴ装置の露出した表面上に共形に設置してもよい。適当なパッシベーション層により、半導体装置は、後続で、チャネルを活性化するのに用いられるアニールプロセスを経てもよい。
したがって、本願で開示されている一つの方面において、薄膜トランジスタアレイパネルが提供され、当該薄膜トランジスタアレイパネルは、ゲート電極を含む第一導電層と、前記ゲート電極の上方に設置され且つこれと絶縁されているチャネル層と、前記チャネル層上に設置された第二導電層と、を含む。前記第二導電層は、ソース電極とドレイン電極を定義する多層部分を含む。前記第二導電層の前記多層部分は少なくとも前記チャネル層と電気接続するように設置された第一サブレイヤと、前記第一サブレイヤ上に設置された第二サブレイヤと、前記第二サブレイヤ上に設置された第三サブレイヤを備える。前記各第三及び前記第一サブレイヤには、インジウム及び亜鉛を含む金属酸化物材料が含まれる。前記第一サブレイヤ中のインジウム及び亜鉛の含有率は、前記第三サブレイヤ中のインジウム及び亜鉛の含有率より大きい。前記第一と前記第三サブレイヤとの間のインジウム及び亜鉛の含有率の差異は、前記第二導電層における前記ソース電極と前記ドレイン電極との間に形成される間隙に関連する側面のエッチングプロファイルに影響し、前記第三サブレイヤ中の関連する間隙の幅は前記第一サブレイヤ中の間隙の幅より広い。
したがって、本願で開示されているもう一つの方面において、導電構造が提供され、当該導電構造は、基板の上方に設置され、並びに側面が前記基板上に定義された第一と第二接続エリアとの間を交差する導電層を含み、前記導電層は多層部分を含む。前記第二導電層の多層部分は、少なくとも前記基板上に設置された第一サブレイヤと、前記第一サブレイヤ上に設置された第二サブレイヤと、前記第二サブレイヤ上に設置された第三サブレイヤと、を含む。前記各第一及び前記第三サブレイヤにはインジウム及び亜鉛を含む金属酸化物層が含まれる。前記第一サブレイヤ中の亜鉛の原子含有量に対するインジウムの原子含有量の比率は前記第三サブレイヤ中の亜鉛の原子含有量に対するインジウムの原子含有量の比率より大きい。前記第一と前記第一サブレイヤとの間の亜鉛の原子含有量に対するインジウムの原子含有量の比率の差異は、前記第二導電層における前記ソース電極と前記ドレイン電極との間に形成される間隙に関連する側面のエッチングプロファイルに影響し、前記第三サブレイヤ中の関連する間隙の幅は前記第一サブレイヤ中の間隙の幅より広い。
以上、当業者が本願で開示されている各方面をより良く理解できるよう、複数の実施例の特徴を述べた。当業者は、その他の過程及び構造の設計または補正の基礎として、同じ目的を達成する及び／または本文で紹介されている実施例と同じ利点を実現するために、本開示を容易に使用できることを理解すべきである。当業者はさらに、このような同等の構造は本願で開示されている精神及び範囲を逸脱してはならず、並びに、本願で開示されている精神及び範囲を逸脱しない状況下において、各種の改善、置き換え、変更できることは理解している。

Claims (22)

  1. 薄膜トランジスタアレイパネルであって、
    ゲート電極を含む第一導電層と、
    前記ゲート電極の上方に設置され且つこれと絶縁されているチャネル層と、
    前記チャネル層上に設置された第二導電層と、を含み、前記第二導電層は、ソース電極とドレイン電極を定義する多層部分を含み、前記第二導電層の前記多層部分は少なくとも、
    前記チャネル層と電気接続するように設置された第一サブレイヤと、
    前記第一サブレイヤ上に設置された第二サブレイヤと、
    前記第二サブレイヤ上に設置された第三サブレイヤと、を備え、
    前記各第三及び前記第一サブレイヤには、インジウム及び亜鉛を含む金属酸化物材料が含まれ、
    前記第一サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、前記第三サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率より大きく、
    前記第一と前記第三サブレイヤとの間の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率の差異は、前記第二導電層における前記ソース電極と前記ドレイン電極との間に形成される間隙に関連する側面のエッチングプロファイルに影響し、
    前記第三サブレイヤ中の関連する間隙の幅は前記第一サブレイヤ中の間隙の幅より広いことを特徴とする薄膜トランジスタアレイパネル。
  2. 前記第一と前記第三サブレイヤとの間の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率の差異は２０％より大きいことを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
  3. 前記第一と前記第三サブレイヤとの間の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率の差異は、前記ソース電極と前記ドレイン電極との間で定義されている基本的に平滑で且つ次第に細くなっている側面のエッチングプロファイルの形成に影響することを特徴とする請求項２に記載の薄膜トランジスタアレイパネル。
  4. 前記ソース電極と前記ドレイン電極との間を限定する間隙に関連する側面のプロファイルは、前記チャネル層により限定された表面に対して、約４０度〜８５度の範囲内の円錐角に対応することを特徴とする請求項３に記載の薄膜トランジスタアレイパネル。
  5. 前記第一サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約２５％〜約８０％の範囲内であることを特徴とする請求項２に記載の薄膜トランジスタアレイパネル。
  6. 前記第一サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約４５％〜約７０％の範囲内であることを特徴とする請求項５に記載の薄膜トランジスタアレイパネル。
  7. 前記第三サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約５％〜約４０％の範囲内であることを特徴とする請求項２に記載の薄膜トランジスタアレイパネル。
  8. 前記第三サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約１０％〜約３５％の範囲内であることを特徴とする請求項７に記載の薄膜トランジスタアレイパネル。
  9. 前記第二サブレイヤは金属及び金属合金材料中の少なくとも一種を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
  10. 前記第二サブレイヤは、アルミニウム、銅、マンガン、モリブデンタングステン（ＭｏＷ）材料中の少なくとも一種を含むことを特徴とする請求項９に記載の薄膜トランジスタアレイパネル。
  11. 前記チャネル層は、アモルファス、結晶及び多結晶状態中の少なくとも一種の酸化物半導体、元素半導体、化合物半導体及び合金半導体材料中の少なくも一種を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
  12. 前記チャネル層は、インジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ）、インジウム−亜鉛−錫酸化物（ＩＺＴＯ）、ＩＧＴＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＡＺＯ（ｉｎｄｉｕｍ ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）材料中の少なくとも一種を含むことを特徴とする請求項１１に記載の薄膜トランジスタアレイパネル。
  13. 導電構造であって、
    基板の上方に設置され、並びに側面が前記基板上に定義された第一と第二接続エリアとの間を交差する導電層を含み、前記導電層は多層部分を含み、前記導電層の多層部分は、少なくとも、
    前記基板上に設置された第一サブレイヤと、
    前記第一サブレイヤ上に設置された第二サブレイヤと、
    前記第二サブレイヤ上に設置された第三サブレイヤと、を含み、
    前記各第一及び前記第三サブレイヤにはインジウム及び亜鉛を含む金属酸化物層が含まれ、
    前記第一サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は前記第三サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率より大きく、
    前記第一サブレイヤと前記第三サブレイヤとの間の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率の差異は、前記導電層における間隙に関連する側面のエッチングプロファイルに影響し、並びに、
    前記第三サブレイヤ中の関連する間隙の幅は前記第一サブレイヤ中の間隙の幅より広いことを特徴とする導電構造。
  14. 前記第一と前記第三サブレイヤとの間の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率の差異は２０％より大きいことを特徴とする請求項１３に記載の導電構造。
  15. 前記第一と前記第三サブレイヤとの間の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率の差異は、前記第一接続エリアと前記第二接続エリアとの間で定義されている基本的に平滑で且つ次第に細くなっている側面のエッチングプロファイルの形成に影響することを特徴とする請求項１４に記載の導電構造。
  16. 前記間隙に関連する側面のプロファイルは、前記基板により限定された表面に対して、約４０度〜８５度の範囲内の円錐角に対応することを特徴とする請求項１５記載の導電構造。
  17. 前記第一サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約２５％〜約８０％の範囲内であることを特徴とする請求項１４に記載の導電構造。
  18. 前記第一サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約４５％〜約７０％の範囲内であることを特徴とする請求項１７に記載の導電構造。
  19. 前記第三サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約５％〜約４０％の範囲内であることを特徴とする請求項１４に記載の導電構造。
  20. 前記第三サブレイヤ中の前記亜鉛の原子含有量に対する前記インジウムの原子含有量の比率は、約１０％〜約３５％の範囲内であることを特徴とする請求項１９に記載の導電構造。
  21. 前記第二サブレイヤは金属及び金属合金材料中の少なくとも一種を含むことを特徴とする請求項１３に記載の導電構造。
  22. 前記第二サブレイヤは、アルミニウム、銅、マンガン、モリブデンタングステン（ＭｏＷ）材料中の少なくとも一種を含むことを特徴とする請求項２１に記載の導電構造。
JP2018536260A 2016-01-14 2016-12-07 薄膜トランジスタアレイパネル及び導電構造 Active JP6716704B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201662278467P 2016-01-14 2016-01-14
US201662278448P 2016-01-14 2016-01-14
US201662278469P 2016-01-14 2016-01-14
US62/278,469 2016-01-14
US62/278,467 2016-01-14
US62/278,448 2016-01-14
PCT/CN2016/108892 WO2017121211A1 (en) 2016-01-14 2016-12-07 Thin film transistor array panel and conducting structure

Publications (2)

Publication Number Publication Date
JP2019504499A JP2019504499A (ja) 2019-02-14
JP6716704B2 true JP6716704B2 (ja) 2020-07-01

Family

ID=58017795

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2018536260A Active JP6716704B2 (ja) 2016-01-14 2016-12-07 薄膜トランジスタアレイパネル及び導電構造
JP2018536254A Active JP6678751B2 (ja) 2016-01-14 2016-12-10 導電構造及び薄膜トランジスタアレイパネルの製造方法
JP2018536269A Active JP6892863B2 (ja) 2016-01-14 2016-12-13 薄膜トランジスタアレイパネル及び導電構造

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2018536254A Active JP6678751B2 (ja) 2016-01-14 2016-12-10 導電構造及び薄膜トランジスタアレイパネルの製造方法
JP2018536269A Active JP6892863B2 (ja) 2016-01-14 2016-12-13 薄膜トランジスタアレイパネル及び導電構造

Country Status (5)

Country Link
US (6) US9576984B1 (ja)
JP (3) JP6716704B2 (ja)
CN (6) CN106972025B (ja)
TW (3) TWI633652B (ja)
WO (3) WO2017121211A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
WO2017135029A1 (ja) * 2016-02-01 2017-08-10 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム
CN106653772B (zh) * 2016-12-30 2019-10-01 惠科股份有限公司 一种显示面板及制程
CN106876476B (zh) * 2017-02-16 2020-04-17 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板及电子设备
CN107623009A (zh) * 2017-09-29 2018-01-23 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板和显示装置
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
KR102451538B1 (ko) 2017-12-05 2022-10-07 삼성디스플레이 주식회사 표시 패널 및 그 제조 방법
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
CN116864510A (zh) * 2019-03-19 2023-10-10 群创光电股份有限公司 具有晶体管元件的工作模块
KR20210093403A (ko) * 2020-01-17 2021-07-28 삼성디스플레이 주식회사 표시 패널의 제조 방법 및 그에 따라 제조되는 표시 패널
CN111244114B (zh) * 2020-02-10 2023-10-17 Tcl华星光电技术有限公司 显示面板
CN114630920A (zh) * 2020-05-25 2022-06-14 应用材料公司 用于产生层堆叠物的方法和用于制造图案化层堆叠物的方法
TWI789748B (zh) * 2021-04-26 2023-01-11 友達光電股份有限公司 電子裝置及其製造方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000275663A (ja) * 1999-03-26 2000-10-06 Hitachi Ltd 液晶表示装置とその製造方法
US7023016B2 (en) * 2003-07-02 2006-04-04 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
WO2005086180A1 (ja) * 2004-03-09 2005-09-15 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ及び薄膜トランジスタ基板及びこれらの製造方法及びこれらを用いた液晶表示装置及び関連する装置及び方法、並びに、スパッタリングターゲット及びこれを用いて成膜した透明導電膜及び透明電極及び関連する装置及び方法
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN1309036C (zh) * 2004-12-13 2007-04-04 友达光电股份有限公司 薄膜晶体管元件的制造方法
KR101199533B1 (ko) * 2005-06-22 2012-11-09 삼성디스플레이 주식회사 식각액, 이를 이용하는 배선 형성 방법 및 박막 트랜지스터기판의 제조 방법
CN1909248A (zh) * 2005-08-02 2007-02-07 中华映管股份有限公司 薄膜晶体管及其制造方法
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
KR101293573B1 (ko) * 2006-10-02 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20080034598A (ko) * 2006-10-17 2008-04-22 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
CN101419916B (zh) * 2007-10-24 2011-05-11 台湾薄膜电晶体液晶显示器产业协会 薄膜晶体管的制造方法
KR100932935B1 (ko) * 2008-03-18 2009-12-21 삼성모바일디스플레이주식회사 유기 발광 소자 및 이를 포함하는 유기 발광 표시 장치
KR100932940B1 (ko) * 2008-05-28 2009-12-21 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI570937B (zh) * 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI424506B (zh) * 2008-08-08 2014-01-21 Semiconductor Energy Lab 半導體裝置的製造方法
TWI501401B (zh) * 2008-10-31 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
CN101840121B (zh) * 2009-03-20 2012-05-23 北京京东方光电科技有限公司 阵列基板及其制造方法
KR101218090B1 (ko) * 2009-05-27 2013-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101929726B1 (ko) * 2009-07-18 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011058864A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Device including nonvolatile memory element
KR20180059577A (ko) * 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102089200B1 (ko) * 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2012008192A1 (ja) * 2010-07-15 2012-01-19 シャープ株式会社 回路基板、表示装置、及び、回路基板の製造方法
EP2447999A1 (en) * 2010-10-29 2012-05-02 Applied Materials, Inc. Method for depositing a thin film electrode and thin film stack
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20120058106A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
US8405085B2 (en) * 2010-12-01 2013-03-26 Au Optronics Corporation Thin film transistor capable of reducing photo current leakage
KR20120138074A (ko) * 2011-06-14 2012-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
KR20130049620A (ko) * 2011-11-04 2013-05-14 삼성디스플레이 주식회사 표시 장치
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR20130126240A (ko) * 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN103515236A (zh) * 2012-06-25 2014-01-15 北京大学 一种在柔性衬底上的薄膜晶体管的制备方法
JP6306832B2 (ja) * 2012-07-06 2018-04-04 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP2014032999A (ja) * 2012-08-01 2014-02-20 Panasonic Liquid Crystal Display Co Ltd 薄膜トランジスタ及びその製造方法
KR102002131B1 (ko) * 2012-08-03 2019-07-22 삼성디스플레이 주식회사 식각액 조성물 및 이를 이용한 박막 트랜지스터 제조 방법
KR20140043526A (ko) * 2012-09-21 2014-04-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101953215B1 (ko) * 2012-10-05 2019-03-04 삼성디스플레이 주식회사 식각 조성물, 금속 배선 및 표시 기판의 제조방법
KR102039102B1 (ko) * 2012-12-24 2019-11-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103219389B (zh) * 2013-03-21 2016-03-16 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
KR102123529B1 (ko) * 2013-03-28 2020-06-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103928530B (zh) * 2013-05-09 2018-09-21 上海天马微电子有限公司 氧化物薄膜晶体管阵列基板及其制造方法
KR102232539B1 (ko) * 2013-11-13 2021-03-29 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
CN103715264A (zh) * 2013-12-23 2014-04-09 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、阵列基板及显示装置
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN105097657B (zh) * 2014-05-09 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR102230619B1 (ko) * 2014-07-25 2021-03-24 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR102392007B1 (ko) * 2015-05-04 2022-05-02 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 표시 장치
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure

Also Published As

Publication number Publication date
CN106972026B (zh) 2019-12-17
US10727309B2 (en) 2020-07-28
CN108886057B (zh) 2020-11-27
US10672880B2 (en) 2020-06-02
US20190019870A1 (en) 2019-01-17
US20190027506A1 (en) 2019-01-24
CN108463873B (zh) 2021-06-25
TW201731081A (zh) 2017-09-01
CN106972026A (zh) 2017-07-21
JP6678751B2 (ja) 2020-04-08
JP2019504499A (ja) 2019-02-14
TW201735176A (zh) 2017-10-01
CN109041581A (zh) 2018-12-18
TWI617012B (zh) 2018-03-01
TW201737473A (zh) 2017-10-16
WO2017121218A1 (en) 2017-07-20
US20190027571A1 (en) 2019-01-24
CN106972025B (zh) 2019-10-25
US20170207342A1 (en) 2017-07-20
CN106972027B (zh) 2021-02-05
TWI633652B (zh) 2018-08-21
CN106972027A (zh) 2017-07-21
CN108886057A (zh) 2018-11-23
US9576984B1 (en) 2017-02-21
WO2017121215A1 (en) 2017-07-20
CN108463873A (zh) 2018-08-28
JP2019504500A (ja) 2019-02-14
US9728650B1 (en) 2017-08-08
US9806179B2 (en) 2017-10-31
TWI636509B (zh) 2018-09-21
WO2017121211A1 (en) 2017-07-20
CN109041581B (zh) 2020-11-27
JP2019503587A (ja) 2019-02-07
CN106972025A (zh) 2017-07-21
US20170207325A1 (en) 2017-07-20
JP6892863B2 (ja) 2021-06-23

Similar Documents

Publication Publication Date Title
JP6716704B2 (ja) 薄膜トランジスタアレイパネル及び導電構造
JP6664498B2 (ja) 薄膜トランジスタアレイパネル
WO2012002085A1 (ja) 半導体装置
CN107689391B (zh) 薄膜晶体管基板及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200610

R150 Certificate of patent or registration of utility model

Ref document number: 6716704

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250