CN103515236A - 一种在柔性衬底上的薄膜晶体管的制备方法 - Google Patents

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Abstract

本发明公开了一种在柔性衬底上的薄膜晶体管的制备方法。本发明在柔性塑料的衬底上制备薄膜晶体管,采用掺铝的氧化锌半导体材料作为透明半导体导电的沟道层,在制备过程中采用独特工艺加入适量的氧气使掺铝的氧化锌呈现出半导体特性,并且显示出高迁移特性,有效的提高了薄膜晶体管的性能。同时,氧化锌铝薄膜是环保材料,工艺简单,具有广泛的应用前景。而且,本发明采用同时制备绝缘栅介质层和半导体沟道层的制备方法,简化了制备工艺,并且有效的改进了柔性衬底上薄膜之间的界面态,提高了器件性能,同时降低了制作成本低,适用于大规模生产。

Description

一种在柔性衬底上的薄膜晶体管的制备方法
技术领域
本发明属于平板显示领域,具体涉及一种在柔性衬底上的薄膜晶体管的制备方法。
背景技术
柔性显示技术是近年来显示领域的热门话题。有关柔性显示的研究和应用受到国内外显示领域的广泛关注。一种新型的显示技术正在悄然升起,这将为显示行业带来革命性的影响。柔性显示被普遍认为是下一代的新型显示器,它将会在电子纸、电子地图、大幅广告、手机、计算机、国防军事等多方面具有非常广泛的应用前景和巨大的商业潜力。不论是早期使用的阴极射线显示器CRT(Cathode Ray Tude),还是现今主流的液晶显示器LCD(Liquid CrystalDisplay),都属于传统的刚性显示器。与传统的刚性显示器相比,柔性显示器具有很多优点:体积小,重量轻、可折叠、携带更加方便;耐冲击,抗震能力更强;可以使用类似于报纸印刷工艺的轴对轴式工艺,制造成本更加低廉,有利于大批量生产;适合制作大面积显示器等等。其中,柔性薄膜晶体管的工艺技术是十分关键的技术,近来发展了一种基于氧化锌基的新型薄膜晶体管技术,这种薄膜晶体管由于其低温工艺等特点有利于在柔性衬底上使用。
氧化锌半导体薄膜材料之所以受到广泛关注是因为它具有很多优点:
(1)易于制备:很多制备方法都可以获得特性良好的氧化锌半导体薄膜材料,比如我们常用的磁控溅射法、分子束外延法MBE、溶胶-凝胶法Sol-Gel、金属有机化合物化学气相沉淀法MOCVD、真空蒸镀法、原子层淀积法ALD等等工艺制备法都能用来研究氧化锌半导体薄膜材料;
(2)制备温度低:氧化锌半导体薄膜材料在很低的温度下就可以制备得到,这有利于应用在玻璃甚至塑料衬底上制备薄膜晶体管的低温工艺要求,非常适合使用在平板显示和柔性显示中;
(3)透明度高:氧化锌是宽禁带半导体材料,在可见光范围内透过率可以达到80%以上,用于平板显示中可以增大光透过率,增大开口率;
(4)电学性能好:氧化锌半导体薄膜材料具有良好的电学特性,电子迁移率比传统的非晶硅半导体薄膜材料高得多,并且稳定性能好;
(5)无毒、环保材料:氧化锌半导体薄膜材料没有毒性,是无毒环保材料,目前半导体行业使用的一些材料是有毒材料,会对环境造成污染,使用无毒环保材料有利于保护环境;
(6)材料价格低:锌在地球中的含量非常丰富,不会像铟一样是稀有金属,因此价格低廉,这对半导体这种高成本的行业来说,无疑是非常吸引人的优点。
目前,关于氧化锌基半导体薄膜材料的研究有很多,比如氧化锌镓ZnO+Ga2O3,氧化锌铟ZnO+In2O3,氧化锌镉ZnO+Gd2O3,氧化锌镁ZnO+MgO,氧化锌铟镓(Indium GalliumZinc Oxide)IGZO等等。其中,IGZO是目前最被看好的透明半导体材料,然而由于材料中的铟In是稀有元素,地球中含量稀少而且有毒,制备本高而且不环保,因此很难在大规模生中应用。氧化锌铝ZnO+Al2O3还较少有人研究,而且氧化锌铝通常被当成透明的导电材料研究。
发明内容
针对现有技术中存在的问题,提出本发明。
本发明的目的在于提供一种薄膜晶体管的制备方法。
本发明的方法制备的薄膜晶体管包括:衬底、栅电极、栅介质层、沟道层、源电极和漏电极,其中,衬底为柔性塑料,在衬底上形成栅电极,在栅电极上形成栅介质层,在栅介质层上形成沟道层,以及在沟道层的两端分别形成源电极和漏电极,沟道层的材料采用掺铝的氧化锌半导体材料,其中铝的含量为1%~10%(质量)。
栅电极的材料为氧化铟锡ITO或氧化锌铝AZO等的透明的导电材料。
栅介质层的材料采用二氧化硅或者氮化硅等的绝缘材料。
源电极和漏电极为氧化铟锡ITO或氧化锌铝AZO等的透明的导电材料。
本发明的薄膜晶体管的制备方法包括以下步骤:
1)在柔性塑料的衬底上生长一层透明的导电薄膜,光刻刻蚀形成栅电极;
2)光刻栅介质层和沟道层的图案,生长一层绝缘材料作为栅介质层,紧接着生长一层掺铝的氧化锌半导体材料,然后同时剥离出栅介质层和半导体沟道层;
3)生长一层导电薄膜,光刻刻蚀形成源电极和漏电极;
4)生长一层钝化介质层,光刻和刻蚀形成栅电极、源电极和漏电极的引出孔;
5)生长一层金属薄膜,光刻和刻蚀形成金属电极和互连。
其中,在步骤1)中,形成栅电极所生长的导电薄膜采用氧化铟锡ITO或氧化锌铝AZO等的透明的导电材料。
在步骤2)中,形成栅介质层所生长的绝缘材料采用二氧化硅或者氮化硅等的绝缘材料。
在步骤2)中,利用溅射工艺生长一层掺铝的氧化锌半导体材料形成沟道层,并且在溅射过程中加入3%~20%(气体流量)适量的氧气;溅射使用的靶材为掺铝的氧化锌陶瓷靶,其中铝的含量为1%~10%(质量)。
在步骤3)中,形成源电极和漏电极所生长的导电薄膜采用氧化铟锡ITO或氧化锌铝AZO等的透明的导电材料。
本发明的有益效果:
本发明提供了一种在柔性衬底上的薄膜晶体管的制备方法,采用掺铝的氧化锌半导体材料作为透明半导体导电的沟道层,在制备过程中采用独特工艺加入适量的氧气使掺铝的氧化锌呈现出半导体特性,并且显示出高迁移特性,有效的提高了薄膜晶体管的性能。同时,氧化锌铝薄膜是环保材料,工艺简单,制备成本低,适用于透明显示和柔性显示技术,具有广泛的应用前景。而且,本发明采用同时制备绝缘栅介质层和半导体沟道层的制备方法,简化了制备工艺,并且有效的改进了柔性衬底上薄膜之间的界面态,提高了器件性能,同时降低了制作成本低,适用于大规模生产。
附图说明
图1为采用本发明的制备方法制备的在柔性衬底上的薄膜晶体管的剖面图;
图2为采用本发明的制备方法制备的在柔性衬底上的薄膜晶体管的俯视图;
图3(a)~(e)依次示出了本发明的在柔性衬底上的薄膜晶体管的制备方法的一个实施例的主要工艺步骤,其中,(a)为柔性衬底的结构示意图,(b)为形成栅电极的工艺步骤,(c)为形成栅介质层和沟道层的光刻图案的工艺步骤,(d)为同时剥离形成栅介质层和沟道层的工艺步骤,(e)为形成源电极和漏电极的工艺步骤。
具体实施方式
下面结合附图,通过具体实施例,进一步阐述本发明。
如图1和图2所示,本发明的薄膜晶体管包括:衬底1、栅电极2、栅介质层3、沟道层4、源电极和漏电极5,其中,在衬底1上形成栅电极2,在栅电极2上形成栅介质层3,在栅介质层3上形成沟道层4,以及在沟道层4的两端分别形成源电极和漏电极5。
本发明的薄膜晶体管的制备制作方法的一个实施例由图3(a)至(e)所示,包括以下步骤:
1)采用柔性的塑料作为衬底1,如图3(a)所示,在衬底1上采用磁控溅射技术生长一层10~100纳米厚的ITO的导电薄膜,然后光刻刻蚀出栅电极2,如图3(b)所示;
2)光刻显影光刻胶6形成栅介质层和半导体沟道层的图案,如图3(c)所示,利用等离子体增强化学气相沉积法PECVD生长一层50~200纳米厚的二氧化硅层,紧接着溅射工艺生长一层掺铝的氧化锌半导体材料,溅射过程中加入3%-20%的氧气,光刻刻蚀形成沟道层4,溅射使用的靶材为掺铝的氧化锌陶瓷靶,铝的含量为1%-10%,然后,同时剥离形成栅介质层3和沟道层4,如图3(d)所示;
3)采用磁控溅射技术生长一层20~300纳米厚的ITO的导电薄膜,然后光刻刻蚀形成源电极和漏电极5,如图3(e)所示;
4)按照标准工艺生长一层钝化介质层,光刻和刻蚀形成栅电极、源电极和漏电极的引出孔;
5)生长一层Al或者透明的导电的金属薄膜,光刻和刻蚀形成电极和互连。
最后需要注意的是,公布实施例的目的在于帮助进一步理解本发明,但是本领域的技术人员可以理解:在不脱离本发明及所附的权利要求的精神和范围内,各种替换和修改都是可能的。因此,本发明不应局限于实施例所公开的内容,本发明要求保护的范围以权利要求书界定的范围为准。

Claims (9)

1.一种薄膜晶体管的制备方法,其特征在于,所述制备方法包括以下步骤:
1)在柔性塑料的衬底上生长一层透明的导电薄膜,光刻刻蚀形成栅电极;
2)光刻栅介质层和沟道层的图案,生长一层绝缘材料作为栅介质层,紧接着生长一层掺铝的氧化锌半导体材料,然后同时剥离出栅介质层和半导体沟道层;
3)生长一层导电薄膜,光刻刻蚀形成源电极和漏电极;
4)生长一层钝化介质层,光刻和刻蚀形成栅电极、源电极和漏电极的引出孔;
5)生长一层金属薄膜,光刻和刻蚀形成金属电极和互连。
2.如权利要求1所述的制备方法,其特征在于,在步骤1)中,形成所述栅电极所生长的导电薄膜采用氧化铟锡ITO或氧化锌铝AZO等的透明的导电材料。
3.如权利要求1所述的制备方法,其特征在于,在步骤2)中,形成所述栅介质层所生长的绝缘材料采用二氧化硅或者氮化硅等的绝缘材料。
4.如权利要求1所述的制备方法,其特征在于,在步骤2)中,利用溅射工艺生长一层掺铝的氧化锌半导体材料形成所述沟道层,并且在溅射过程中加入3%~20%(气体流量)适量的氧气。
5.如权利要求1所述的制备方法,其特征在于,在步骤2)中,溅射使用的靶材为掺铝的氧化锌陶瓷靶,其中铝的含量为1%~10%(质量)。
6.如权利要求1所述的制备方法,其特征在于,在步骤3)中,形成所述源电极和漏电极所生长的导电薄膜采用氧化铟锡ITO或氧化锌铝AZO等的透明的导电材料。
7.如权利要求1所述的制备方法,其特征在于,在步骤1)中,所述导电薄膜的厚度为10~100纳米。
8.如权利要求1所述的制备方法,其特征在于,在步骤2)中,所述绝缘材料的厚度为50~200纳米。
9.如权利要求1所述的制备方法,其特征在于,在步骤3)中,所述导电薄膜的厚度为20~300纳米。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017045135A1 (en) * 2015-09-15 2017-03-23 Boe Technology Group Co., Ltd. Thin film transistor array substrate and fabrication method thereof, and display device
WO2017121215A1 (en) * 2016-01-14 2017-07-20 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. Method for fabricating conducting structure and thin film transistor array panel
CN110767547A (zh) * 2018-07-25 2020-02-07 济南嘉源电子有限公司 一种低成本制备双电层薄膜晶体管的工艺
CN112447855A (zh) * 2019-09-03 2021-03-05 北京大学 一种薄膜晶体管的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764064A (zh) * 2008-12-24 2010-06-30 索尼株式会社 制造薄膜晶体管的方法、薄膜晶体管和显示单元
US20100267197A1 (en) * 2009-04-21 2010-10-21 Chan-Long Shieh Double self-aligned metal oxide tft
CN102394223A (zh) * 2011-12-08 2012-03-28 北京大学 一种塑料衬底上制备薄膜晶体管的制备方法
CN102468338A (zh) * 2010-11-17 2012-05-23 北京大学 一种氧化锌基肖特基薄膜晶体管
CN102496630A (zh) * 2011-11-25 2012-06-13 中山大学 顶电极结构的ZnO基全透明非挥发存储器及制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764064A (zh) * 2008-12-24 2010-06-30 索尼株式会社 制造薄膜晶体管的方法、薄膜晶体管和显示单元
US20100267197A1 (en) * 2009-04-21 2010-10-21 Chan-Long Shieh Double self-aligned metal oxide tft
CN102468338A (zh) * 2010-11-17 2012-05-23 北京大学 一种氧化锌基肖特基薄膜晶体管
CN102496630A (zh) * 2011-11-25 2012-06-13 中山大学 顶电极结构的ZnO基全透明非挥发存储器及制备方法
CN102394223A (zh) * 2011-12-08 2012-03-28 北京大学 一种塑料衬底上制备薄膜晶体管的制备方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017045135A1 (en) * 2015-09-15 2017-03-23 Boe Technology Group Co., Ltd. Thin film transistor array substrate and fabrication method thereof, and display device
US9991398B2 (en) 2015-09-15 2018-06-05 Boe Technology Group Co., Ltd. Thin film transistor (TFT) array substrate and fabrication method thereof, and display device
WO2017121215A1 (en) * 2016-01-14 2017-07-20 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. Method for fabricating conducting structure and thin film transistor array panel
CN110767547A (zh) * 2018-07-25 2020-02-07 济南嘉源电子有限公司 一种低成本制备双电层薄膜晶体管的工艺
CN110767547B (zh) * 2018-07-25 2024-02-23 济南嘉源电子有限公司 一种低成本制备双电层薄膜晶体管的工艺
CN112447855A (zh) * 2019-09-03 2021-03-05 北京大学 一种薄膜晶体管的制备方法

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