CN101764064A - 制造薄膜晶体管的方法、薄膜晶体管和显示单元 - Google Patents

制造薄膜晶体管的方法、薄膜晶体管和显示单元 Download PDF

Info

Publication number
CN101764064A
CN101764064A CN200910266363A CN200910266363A CN101764064A CN 101764064 A CN101764064 A CN 101764064A CN 200910266363 A CN200910266363 A CN 200910266363A CN 200910266363 A CN200910266363 A CN 200910266363A CN 101764064 A CN101764064 A CN 101764064A
Authority
CN
China
Prior art keywords
oxide semiconductor
carrier density
film transistor
film
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910266363A
Other languages
English (en)
Other versions
CN101764064B (zh
Inventor
桐田科
河岛利孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101764064A publication Critical patent/CN101764064A/zh
Application granted granted Critical
Publication of CN101764064B publication Critical patent/CN101764064B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本发明提供了一种可以能简化步骤的制作薄膜晶体管的方法。该制作薄膜晶体管的方法包括以下步骤：在衬底上顺序形成栅电极和栅极绝缘膜；按照一定形状在栅极绝缘膜上形成氧化物半导体膜，所述氧化物半导体膜包括预定的沟道形成区域、预定的源电极形成区域和预定的漏电极形成区域，使得整个氧化物半导体膜的载流子密度和预定的沟道形成区域的载流子密度相同；在所述预定的沟道形成区域形成抑制热传输的掩膜；以及在空气中加热所述氧化物半导体膜，以使所述氧化物半导体膜上没有被所述掩膜覆盖的区域获得比预定的沟道形成区域的载流子密度更高的载流子密度。

Description

制造薄膜晶体管的方法、薄膜晶体管和显示单元
技术领域
本发明涉及制作包括氧化物半导体的薄膜晶体管(TFT)的方法，薄膜晶体管，以及包含这种薄膜晶体管的显示单元。
背景技术
过去，以硅(Si)为代表的半导体被用于薄膜晶体管的沟道层，并且通过施主、受主等的离子注入来控制载流子密度。另外，近几年来，作为比硅半导体拥有更大的电子迁移率和更优秀的电学特性的半导体，以金属氧化物例如氧化锌(ZnO)作为主要成分的半导体(以下称作氧化物半导体)引起了人们的注意，已经对把氧化物半导体应用于薄膜晶体管的沟道层进行了研究(例如，可参考日本未经审查专利申请公开No.2007-73697)。
发明内容
然而，在诸如日本未经审查专利申请公开No.2007-73697中的已有薄膜晶体管中，需要在各自的步骤中单独形成和图案化栅电极、栅极绝缘膜、由氧化物半导体组成的沟道层和源/漏电极。
由于前面提到的缺点，在本发明中，期望提供一种能简化步骤的制作薄膜晶体管的方法，一种能通过简单步骤制作出来的薄膜晶体管，以及一种包含这种薄膜晶体管的显示单元。
根据本发明的实施例，提供了一种制作薄膜晶体管的方法，包括以下步骤A到D：A：在衬底上顺序形成栅电极和栅极绝缘膜；B：在栅极绝缘膜上按照一个形状来形成氧化物半导体膜，该氧化物半导体膜包括预定的沟道形成区域、预定的源电极形成区域和预定的漏电极形成区域，使得整个氧化物半导体膜的载流子密度和预定的沟道形成区域的载流子密度相同；C：在预定的沟道形成区域上形成一个抑制热传输的掩膜；以及D：在空气中加热氧化物半导体膜，从而在氧化物半导体膜上没有掩膜覆盖的区域上获得的载流子密度高于预定的沟道形成区域的载流子密度。
根据本发明实施例，提供了一个包括以下元件A到C的薄膜晶体管：A：氧化物半导体膜，包括由氧化物半导体构成的沟道区域、以及源电极区域和漏电极区域，该源电极区域和漏电极区域由与沟道区域的氧化物半导体相同的氧化物半导体构成，并且具有比沟道区域的氧化物半导体的载流子密度更高的载流子密度；B：栅极绝缘膜；和C：栅电极。
根据本发明的实施例，提供了一种包括薄膜晶体管和像素的显示单元，其中薄膜晶体管由本发明上述实施例中的薄膜晶体管构成。
在根据本发明实施例的制作薄膜晶体管的方法中，首先，在衬底上顺序形成栅电极和栅极绝缘膜。其次，在栅极绝缘膜上按照一个形状形成氧化物半导体膜，该氧化物半导体膜包括预定的沟道形成区域、预定的源电极形成区域和预定的漏电极形成区域。这时，形成了氧化物半导体膜，使得整个氧化物半导体膜的载流子密度和预定的沟道形成区域的载流子密度相同。其后，在预定的沟道形成区域上形成抑制热传输的掩膜。然后，在空气中加热氧化物半导体膜。这时，掩膜抑制热量传输到预定的沟道形成区域，从而该预定的沟道形成区域变成维持了加热之前载流子密度的沟道区域。同时，在没有覆盖掩膜的氧化物半导体膜的区域中，通过加热出现了氧缺陷(Oxygen defect)等，载流子密度增加，并且电阻值减小。结果，氧化物半导体膜上没有掩膜覆盖的区域变成了源电极区域和漏电极区域。
在根据本发明实施例的薄膜晶体管中，氧化物半导体膜包括由相同的氧化物半导体构成的沟道区域、源电极区域和漏电极区域。源电极区域和漏电极区域的载流子密度比沟道区域的载流子密度高。因此，虽然使用简单的步骤进行制作，但是源电极区域和漏电极区域可以充分地起到电极的作用。
在根据发明实施例的显示单元中，像素由根据本发明实施例的薄膜晶体管驱动，并且显示出图像。
根据发明实施例的制作薄膜晶体管的方法，按照一个形状形成氧化物半导体膜，该氧化物半导体膜包括预定的沟道形成区域、预定的源电极形成区域和预定的漏电极形成区域，使得整个氧化物半导体膜的载流子密度和预定的沟道形成区域的载流子密度相同。当在预定的沟道形成区域上形成抑制热传输的掩膜后，在空气中加热氧化物半导体膜，由此，氧化物半导体膜上没有掩膜覆盖的区域的载流子密度被设置为高于预定的沟道形成区域的载流子密度。因此，能通过简单的步骤在氧化物半导体膜中形成沟道区域、源电极区域和漏电极区域。
根据本发明实施例的薄膜晶体管或本发明实施例的显示单元，氧化物半导体膜包括由氧化物半导体构成的沟道区域、以及源电极区域和漏电极区域，所述源电极区域和漏电极区域由与沟道区域的氧化物半导体相同的氧化物半导体构成，并且拥有比沟道区域的载流子密度更高的载流子密度。因此，可以通过简单的步骤制作出薄膜晶体管。
本发明的其它和更多的目的、特征和优点将在下面的描述中更充分地体现出来。
附图说明
图1是例示根据本发明实施例的薄膜晶体管的剖面图；
图2是例示按步骤次序制作图1所例示的薄膜晶体管的方法的剖面图；
图3是例示用于形成图1所例示的氧化物半导体膜的DC溅射设备的示意性结构的示意图；
图4是例示DC功率和载流子密度之间关系的特性图；
图5是例示图2之后的步骤的剖面图；
图6是例示图5之后的步骤的剖面图；
图7是例示图6之后的步骤的剖面图；
图8是例示图7之后的步骤的剖面图；
图9是例示在氧化物半导体膜上的未被掩膜覆盖的区域中从加热前的载流子密度到在100摄氏度下加热后的载流子密度的变化；
图10是例示根据第一个应用例子的显示单元的电路结构的图；
图11是例示与图10中例示的像素驱动电路例子等价的电路图；
图12是例示第二个应用例子外观的立体图；
图13A是例示从第三个应用例子的前侧观察的外观的立体图，图13B是例示从第三个应用例子的后侧观察的外观的立体图；
图14是例示第四个应用例子外观的立体图；
图15是例示第五个应用例子外观的立体图；
图16A是打开的第六个应用例子的正视图，图16B是其侧视图，图16C是闭合的第六个应用例子的正视图，图16D是其左侧视图，图16E是其右侧视图，图16F是其顶视图，图16G是其仰视图。
具体实施方式
下面将参照附图具体描述本发明的实施例。该描述将按照下述顺序进行：1.薄膜晶体管2.应用例子薄膜晶体管
图1例示了根据本发明实施例的薄膜晶体管1的横截面结构。薄膜晶体管1是用于例如液晶显示器和有机EL(电致发光)显示器的驱动元件，并且具有例如底栅结构(反向交错(inversely staggered)的结构)。
在衬底11上选定的区域中，薄膜晶体管1具有栅电极12。在栅电极12上，形成氧化物半导体膜30，并且在二者之间形成栅极绝缘膜13。氧化物半导体膜30包括沟道区域31、源电极区域32S和漏电极区域32D。
衬底11由玻璃衬底、塑料膜等制成。塑料材料的例子包括PET(聚对苯二甲酸乙二醇酯)和PEN(聚萘二甲酸乙二醇脂)。由于在后面描述的溅射方法中没有加热衬底11就形成了氧化物半导体膜30，所以能使用廉价的塑料膜。
栅电极12是给薄膜晶体管1提供栅电压的电极。栅电极12是由透明导电膜制成的，所述透明导电膜包括例如ITO(铟锡氧化物)、AZO(掺铝氧化锌)和GZO(掺镓氧化锌)。栅电极12的厚度例如可从50nm到200nm(包括两个端点在内)。
栅极绝缘膜13由氧化硅膜、氮化硅膜、氮氧化硅膜等制成。栅极绝缘膜13的厚度例如可从50nm到200nm(包括两个端点在内)。
氧化物半导体膜30包括沟道区域31、源电极区域32S和漏电极区域32D。沟道区域31由以氧化锌为主要成分(比如掺有铝的AZO和掺有镓的GZO)的透明氧化物半导体组成。源电极区域32S和漏电极区域32D由与沟道区域31相同的氧化物半导体(比如AZO和GZO)组成，并且其载流子密度与沟道区域31的载流子密度不同。因此，在薄膜晶体管1中，不必在不同于形成源电极和漏电极的步骤的步骤中形成沟道层，并且因此能使用简单步骤进行制作。
具体地说，例如，源电极区域32S和漏电极区域32D的载流子密度优选大于或等于1.0＊1019/cm3并且小于1.0＊1021/cm3，并且例如，沟道区域31的载流子密度优选大于或等于1.0＊1013/cm3并且小于1.0＊1018/cm3。氧化物半导体膜30的厚度例如可从20nm到200nm(包括两个端点在内)。
可以按照例如下面的方式制作薄膜晶体管1：
首先，通过例如溅射方法和蒸镀方法在衬底11的整个区域上形成作为栅电极12的材料的透明导电膜。然后，如图2中例示的，通过使用例如光刻法对衬底11上形成的透明导电膜进行图案化，以形成栅电极12。
然后，再如图2中例示的，通过使用例如溅射方法在衬底11上形成用上述材料制成的栅极绝缘膜13，以覆盖栅电极12。
之后，再如图2中例示的，在栅极绝缘膜13上形成由上述材料制成并且有上述厚度的氧化物半导体膜30，使得整个氧化物半导体膜30的载流子密度和预定的沟道形成区域31A的载流子密度相同。优选通过例如溅射方法形成氧化物半导体膜30。作为溅射方法，DC(直流)溅射方法是期望的。这时，能使用例如图3中例示的DC溅射设备2。
DC溅射设备2是一个DC磁控溅射设备，包括电源20、真空室21、排气泵22、衬底固定器23、靶安装台24和一个用来对其进行驱动控制的控制单元(未例示)。在DC溅射设备2中，作为沉积对象的衬底A能被安装在衬底固定器23上，并且作为沉积材料的靶B可被安装在靶安装台24上，使得衬底A和靶B彼此相对。
电源20是一个输出直流电压Vdc的直流电源。在真空室21中，提供了用来把反应气体和溅射气体引入真空室21的进气口25。这样，分别使用氧气作为反应气体和使用氩气作为溅射气体。进气口25通过氧气流量控制器25a和氩气流量控制器25b连接到氧气供给源和氩气供给源(未例示)。这样的氧气和氩气作为混合气体被引入到真空室21中。排气泵22与闸门阀22a合作将真空室21中的空气排出。在靶安装台24下面，布置了用来循环阴极冷却水的冷却管26和磁铁(未例示)等。
通过使用这种DC溅射设备2形成氧化物半导体膜30时，首先，衬底A和靶B被安装在上述位置上。这时，其上形成了栅电极12和栅极绝缘膜13的衬底11被用作衬底A，并且经过向氧化锌掺杂2wt％氧化铝(Al2O3)得到的AZO烧结体被用作靶B。接着，对真空室21的内部进行排气直到真空度达到例如1.0＊10-4Pa或更小。之后，将氧气和氩气的混合气体引入到真空室21中。这时，DC溅射设备2中氧气的比例是例如大约1.0％到5.0％(包括两个端点在内)，并且通过使用MFC(质量流量控制器)可以在形成膜的过程中保持这个比例恒定。
接下来，在衬底A和靶B之间施加直流电压Vdc。这时，优选根据所期望的载流子密度D来设置DC功率(电功率)。例如，为了得到与预定的沟道形成区域31A的载流子密度相同的整个氧化物半导体膜30的载流子密度，可根据预定的沟道形成区域31A的载流子密度来设置DC功率。DC功率和载流子密度D之间有着相互的关系，这种关系表现为一种线性关系(比例关系)。图4例示了其中的一个例子。具体地说，要得到从1.0＊1013/cm3到1.0＊1018/cm3(包括两个端点在内)的载流子密度D，就要根据载流子密度D的值从50W到500W(包括两个端点在内)的范围中选择DC功率。例如，要得到适合沟道区域31或预定的沟道形成区域31A的载流子密度D(1.0＊1016/cm3)，DC功率就要设置为大约250W。
同时，在过去，已经使用了通过在溅射方法中调整氧气流量(分压)来控制载流子密度的技术。此技术中，利用了载流子密度和氧气分压之间的相互关系。然而，载流子密度和氧气分压之间的关系通常表现为一条曲线，且不具有线性。在本实施例中，通过利用DC功率和载流子密度D之间的比例关系能比过去更容易地控制载流子密度D。
进一步地，在像过去那样通过氧气分压控制载流子密度的情况下，应当通过MFC来调整氧气流量。因此，控制的结果取决于MFC的精确度。同时，在此实施例中，因为通过调整DC功率来控制载流子密度D，所以控制结果几乎不受除了溅射设备以外的其他装置的精确度的影响。相应地，能提供过程的再现性。
施加电压时，在衬底A和靶B之间产生等离子放电P。由于等离子放电P，使得靶B的粒子被弹开(flicked)并附着于衬底A的表面，即衬底11上的栅极绝缘膜13的表面。从而形成了由AZO构成的氧化物半导体膜30。
之后，如图5例示的，所形成的氧化物半导体膜30通过使用例如光刻法而图案化为包括预定的沟道形成区域31A、预定的源电极形成区域32SA和预定的漏电极形成区域32DA的形状。
氧化物半导体膜30被图案化后，如图6中例示的，在氧化物半导体膜30的预定的沟道形成区域31A上形成掩膜33。掩膜33用于在后面描述的加热步骤中阻止热量传输到预定的沟道形成区域31A。作为掩膜33，期望使用具有高热阻和优秀的可加工性的材料。具体地说，掩膜33优选由例如光致抗蚀剂制成，因为光致抗蚀剂能容易地进行图案化，使得其步骤简单。可通过印刷处理形成掩膜33。进一步地，可通过以下方式形成掩膜33：通过真空沉积(如溅射、真空蒸镀和CVD)形成绝缘膜，在绝缘膜上形成光致抗蚀剂膜，并且利用光致抗蚀剂膜通过光刻在绝缘膜上进行图案化。
当形成掩膜33后，如图7例示的，其上形成了栅电极12、栅极绝缘膜13和氧化物半导体膜30的衬底11被放置在炉子34中，并在空气中加热。加热温度优选在例如100摄氏度到200摄氏度之间(包括两个端点在内)。这时，掩膜33阻止热量传输到预定的沟道形成区域31A，如图8例示的，预定的沟道形成区域31A变成了保持了加热前的载流子密度的沟道区域31。同时，在氧化物半导体膜30上未被掩膜33覆盖的区域(即，预定的源电极形成区域32SA和预定的漏电极形成区域32DA)中，因加热出现了氧缺陷等，载流子密度增加，并且电阻值减小。结果，预定的源电极形成区域32SA和预定的漏电极形成区域32DA变成了源电极区域32S和漏电极区域32D。
图9例示了氧化物半导体膜30上未被掩膜33覆盖的区域中的载流子密度从加热前到在100摄氏度下加热后的变化。如图9中所证明的，加热前DC功率和载流子密度D之间的相互关系表现出线性(比例关系)。同时，在100摄氏度下加热后，载流子密度D表现为与DC功率值无关的大于或等于1.0＊1019/cm3的高值。
具体地说，优选通过在空气中进行加热氧化物半导体膜30的步骤，将氧化物半导体膜30上没有覆盖掩膜33的区域中的载流子密度设置为例如大于或等于1.0＊1019/cm3且小于1.0＊1021/cm3，并且将预定的沟道形成区域31A(即沟道区域31)中的载流子密度设置为例如大于或等于1.0＊1013/cm3且小于1.0＊1018/cm3。
之后，从炉子34里取出衬底11，并且再次如图8里例示的那样，掩膜33被移除。掩膜33不是必须移除的，而是可以留下。相应地，就完成了图1中例示的薄膜晶体管。
在薄膜晶体管1中，当通过布线层(未例示)向栅电极12施加指定的阈值电压或更大的电压(栅极电压)时，在源电极区域32S和漏电极区域32D之间的沟道区域31中产生电流(漏极电流)。
如上所述，在本实施例中，按照包括了预定的沟道形成区域31A、预定的源电极形成区域32SA和预定的漏电极形成区域32DA的形状形成氧化物半导体膜30，使得整个氧化物半导体膜30的载流子密度和预定的沟道形成区域31A的载流子密度相同。另外，在预定的沟道形成区域31A上形成抑制热传输的掩膜33，并且然后在空气中加热氧化物半导体膜30，因此氧化物半导体膜30上未被掩膜33覆盖的区域中的载流子密度大于预定的沟道形成区域31A的载流子密度。这样，在单独的步骤中分别形成沟道层和源/漏电极的必要性被消除，并且得以通过简单的步骤在氧化物半导体膜30中形成沟道区域31、源电极区域32S和漏电极区域32D。据此，通过简单的步骤能制作出薄膜晶体管1。更进一步讲，节省出了新开发材料和源电极与漏电极的制作过程的时间。第一个应用例子
图10例示了一个包括了作为驱动元件的薄膜晶体管1的显示单元的电路结构。显示单元40是例如液晶显示器、有机电致发光显示器等。在显示单元40中，按照矩阵状态布置多个像素10R、10G和10B，并且在驱动面板50上形成用于驱动这些像素10R、10G和10B的各种驱动电路。像素10R、10G和10B分别是用于发出红光(R：红)、绿光(G：绿)或蓝光(B：蓝)的液晶显示设备、有机电致发光设备等。一个像素组合由三个像素10R、10G和10B构成，并且多个像素组合构成显示区域110。在驱动面板50上，作为驱动电路，布置了用于显示视频的作为驱动器的信号线驱动电路120和扫描线驱动电路130，以及像素驱动电路150。密封面板(未例示)与驱动面板50相接合。像素10R、10G、10B和前面提到的驱动电路被密封面板所密封。
图11是像素驱动电路150的等效电路图。像素驱动电路150是一个有源驱动电路，其中布置了像前面提到的薄膜晶体管1那样的晶体管Tr1和Tr2。在晶体管Tr1和Tr2之间提供有电容器Cs。像素10R(或像素10G/10B)在第一电源线(Vcc)和第二电源线(GND)之间串联连接到晶体管Tr1。在这样的像素驱动电路150中，在列方向上安排多个信号线120A，在行方向上安排多个扫描线130A。每个信号线120A连接到信号线驱动电路120。从信号线驱动电路120通过信号线120A向晶体管Tr2的源电极提供视频信号Sig。每个扫描线130A连接到扫描线驱动电路130。从扫描线驱动电路130通过扫描线130A向晶体管Tr2的栅电极顺序地提供扫描信号。这样的显示单元40可以被安装在例如下述第二到第六个应用例子中的电子设备中。第二应用例子
图12例示了一台电视设备的外观。该电视设备有例如包括前面板310和滤色玻璃320的视频显示屏区域300。第三个应用例子
图13A和13B例示了一台数码照相机的外观。该数码照相机有例如用于闪光的发光部分410、显示部分420、菜单开关430和快门按钮440。第四个应用例子
图14例示了一台笔记本个人电脑的外观。该笔记本电脑有例如主体510、用来输入字符等操作的键盘520和用于显示图像的显示部分530。第五个应用例子
图15例示了一台摄像机的外观。该摄像机有例如主体610、主体610前侧面上提供的用于捕捉对象的镜头620、用来捕捉的开始/暂停开关630和显示部分640。第六个应用例子
图16A到16G例示了一部移动电话的外观。在该移动电话中，例如，上外壳710和下外壳720通过连接部分(绞合部分)730连接起来。该移动电话有显示器740、副显示器750、图画灯760和相机770。
虽然已经参照实施例描述了本发明，但本发明并不局限于上述实施例，并且可以做各种修改。例如，在上述实施例中，作为薄膜晶体管，底栅结构被作为一个例子加以描述。但此结构并不局限于此，薄膜晶体管也可以有顶栅结构。
更进一步讲，例如各个层的材料、厚度、膜形成方法、膜形成条件等都不局限于上述实施例中的描述，可以采用其它材料、厚度、膜形成方法和膜形成条件。
另外，除液晶显示器和有机电致发光显示器外，本发明还可用于，例如无机电致发光设备、电沉积显示设备和电致变色显示设备等其他显示单元。
本申请包含涉及2008年12月24日向日本专利局提交的日本优先专利申请JP 2008-327332的主题内容，其全部内容通过引用包含于此。
本领域技术人员应当理解，只要在所附的权利要求书或其等价的范围内，依据设计需求和其他因素，可以进行各种修改、组合、子组合和替换。

Claims (10)

1.一种制作薄膜晶体管的方法，包括以下步骤：
在衬底上顺序形成栅电极和栅极绝缘膜；
按照一定形状在所述栅极绝缘膜上形成氧化物半导体膜，所述氧化物半导体膜包括预定的沟道形成区域、预定的源电极形成区域和预定的漏电极形成区域，使得整个氧化物半导体膜的载流子密度和预定的沟道形成区域的载流子密度相同；
在所述预定的沟道形成区域上形成抑制热传输的掩膜；以及
在空气中加热所述氧化物半导体膜，以使所述氧化物半导体膜上没有被所述掩膜覆盖的区域获得比所述预定的沟道形成区域的载流子密度更高的载流子密度。
2.根据权利要求1的制作薄膜晶体管的方法，其中所述掩膜由光致抗蚀剂制成。
3.根据权利要求1的制作薄膜晶体管的方法，其中在预定的电功率下使用溅射法形成所述氧化物半导体膜，并且根据预定的沟道形成区域的载流子密度来设置所述电功率。
4.根据权利要求3的制作薄膜晶体管的方法，其中所述溅射法是DC溅射法。
5.根据权利要求3的制作薄膜晶体管的方法，其中所述溅射法中的电功率被设置为大于或等于50W且小于或等于500W。
6.根据权利要求3的制作薄膜晶体管的方法，其中在形成所述氧化物半导体膜的步骤中，所述预定的沟道形成区域的载流子密度被设置为大于或等于1.0＊1013/cm3且小于或等于1.0＊1018/cm3。
7.根据权利要求6的制作薄膜晶体管的方法，其中通过执行在空气中加热所述氧化物半导体膜的步骤，所述氧化物半导体膜上未被所述掩膜覆盖的区域的载流子密度被设置为大于或等于1.0＊1019/cm3且小于1.0＊1021/cm3，并且预定的沟道形成区域的载流子密度被设置为大于或等于1.0＊1013/cm3且小于1.0＊1018/cm3。
8.根据权利要求1-7中任一项所述的制作薄膜晶体管的方法，其中在大于或等于100摄氏度且小于或等于200摄氏度的温度下加热所述氧化物半导体膜。
9.一种薄膜晶体管，包括：
氧化物半导体膜，包括由氧化物半导体构成的沟道区域、以及源电极区域和漏电极区域，所述源电极区域和所述漏电极区域由与所述沟道区域的氧化物半导体相同的氧化物半导体构成，并且具有比所述沟道区域的载流子密度更高的载流子密度；
栅极绝缘膜；和
栅电极。
10.一种显示单元，包括：
薄膜晶体管；和
像素，
其中所述薄膜晶体管包括：
氧化物半导体膜，包括由氧化物半导体构成的沟道区域、以及源电极区域和漏电极区域，所述源电极区域和所述漏电极区域由与所述沟道区域的氧化物半导体相同的氧化物半导体构成，并且具有比所述沟道区域的载流子密度更高的载流子密度，
栅极绝缘膜，和
栅电极。
CN200910266363.9A 2008-12-24 2009-12-24 制造薄膜晶体管的方法、薄膜晶体管和显示单元 Expired - Fee Related CN101764064B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008327332A JP4844627B2 (ja) 2008-12-24 2008-12-24 薄膜トランジスタの製造方法および表示装置の製造方法
JP2008-327332 2008-12-24

Publications (2)

Publication Number Publication Date
CN101764064A true CN101764064A (zh) 2010-06-30
CN101764064B CN101764064B (zh) 2013-04-03

Family

ID=42264698

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910266363.9A Expired - Fee Related CN101764064B (zh) 2008-12-24 2009-12-24 制造薄膜晶体管的方法、薄膜晶体管和显示单元

Country Status (3)

Country Link
US (2) US8163592B2 (zh)
JP (1) JP4844627B2 (zh)
CN (1) CN101764064B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456793A (zh) * 2012-06-04 2013-12-18 三星显示有限公司 薄膜晶体管、薄膜晶体管阵列面板及其制造方法
CN103515236A (zh) * 2012-06-25 2014-01-15 北京大学 一种在柔性衬底上的薄膜晶体管的制备方法
CN104124277A (zh) * 2013-04-24 2014-10-29 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法和阵列基板

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054812A (ja) * 2009-09-03 2011-03-17 Hitachi Ltd 薄膜トランジスタおよびその製造方法
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011077916A1 (en) * 2009-12-24 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5636304B2 (ja) 2011-02-08 2014-12-03 株式会社ジャパンディスプレイ 薄膜トランジスタ回路基板及びその製造方法
US20140083841A1 (en) * 2011-05-13 2014-03-27 Sharp Kabushiki Kaisha Thin film-forming method
KR101878744B1 (ko) * 2012-01-03 2018-07-16 삼성전자주식회사 고 전압 산화물 트랜지스터 및 그 제조방법
CN103515445A (zh) * 2012-06-15 2014-01-15 北京大学 一种薄膜晶体管及其制备方法
US9379247B2 (en) * 2012-06-28 2016-06-28 Cbrite Inc. High mobility stabile metal oxide TFT
TWI500179B (zh) * 2013-06-05 2015-09-11 Univ Nat Chiao Tung 具紫外光吸收層之薄膜電晶體
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070054507A1 (en) * 2005-09-06 2007-03-08 Canon Kabushiki Kaisha Method of fabricating oxide semiconductor device
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3019885B2 (ja) * 1991-11-25 2000-03-13 カシオ計算機株式会社 電界効果型薄膜トランジスタの製造方法
JP4356966B2 (ja) * 2002-12-06 2009-11-04 勝 市川 燃料電池
JP2005268724A (ja) * 2004-03-22 2005-09-29 Sony Corp 電子素子およびその製造方法
JP4981282B2 (ja) 2005-09-06 2012-07-18 キヤノン株式会社 薄膜トランジスタの製造方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7646015B2 (en) * 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
JP5111867B2 (ja) * 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP2009099887A (ja) * 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
JP5268132B2 (ja) * 2007-10-30 2013-08-21 富士フイルム株式会社 酸化物半導体素子とその製造方法、薄膜センサおよび電気光学装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070054507A1 (en) * 2005-09-06 2007-03-08 Canon Kabushiki Kaisha Method of fabricating oxide semiconductor device
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456793A (zh) * 2012-06-04 2013-12-18 三星显示有限公司 薄膜晶体管、薄膜晶体管阵列面板及其制造方法
US9793377B2 (en) 2012-06-04 2017-10-17 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and manufacturing method thereof
CN103456793B (zh) * 2012-06-04 2018-06-22 三星显示有限公司 薄膜晶体管、薄膜晶体管阵列面板及其制造方法
USRE48290E1 (en) 2012-06-04 2020-10-27 Samsung Display Co., Ltd. Thin film transistor array panel
CN103515236A (zh) * 2012-06-25 2014-01-15 北京大学 一种在柔性衬底上的薄膜晶体管的制备方法
CN104124277A (zh) * 2013-04-24 2014-10-29 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法和阵列基板
CN104124277B (zh) * 2013-04-24 2018-02-09 北京京东方光电科技有限公司 一种薄膜晶体管及其制作方法和阵列基板

Also Published As

Publication number Publication date
JP2010153435A (ja) 2010-07-08
JP4844627B2 (ja) 2011-12-28
US20120175611A1 (en) 2012-07-12
US20100155718A1 (en) 2010-06-24
US8395151B2 (en) 2013-03-12
CN101764064B (zh) 2013-04-03
US8163592B2 (en) 2012-04-24

Similar Documents

Publication Publication Date Title
CN101764064B (zh) 制造薄膜晶体管的方法、薄膜晶体管和显示单元
JP7404434B2 (ja) 半導体装置
JP7439225B2 (ja) 表示装置
JP7532599B2 (ja) 表示装置
JP7547434B2 (ja) 表示装置
JP7503192B2 (ja) 半導体装置
JP7362798B2 (ja) 表示装置
KR102171572B1 (ko) 반도체 장치 및 그 제작 방법
JP6804592B2 (ja) 表示装置
CN101826557B (zh) 薄膜晶体管及其制造方法、以及显示装置
JP2022186813A (ja) 表示装置
JP2021052207A (ja) 半導体装置
JP2024107017A (ja) 表示装置
JP2024144437A (ja) 半導体装置
JP2021092799A (ja) 表示装置
KR101923427B1 (ko) 반도체 장치 및 그 제작 방법
CN105810753A (zh) 半导体器件及其制造方法
TW201244113A (en) Semiconductor device and method for manufacturing the same
CN104078511A (zh) 半导体器件、显示单元以及电子装置
CN103000125A (zh) 显示面板和显示器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: JANPAN ORGANIC RATE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SONY CORPORATION

Effective date: 20150813

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150813

Address after: Tokyo, Japan

Patentee after: JOLED Inc.

Address before: Tokyo, Japan

Patentee before: Sony Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130403

Termination date: 20211224