JP6703983B2 - 高電圧ゼロｑｒｒブートスタート電源 - Google Patents

Description

発明の背景
図１は、従来のハーフブリッジトポロジ１０を示す。図示のように、従来のトポロジ１０は、Ｑ１及びＱ２の符号が付された一対のトランジスタ１２及び１４を含む。そのようなトポロジは、例えば、エンハンスメント形電界効果トランジスタ（ＦＥＴｓ）で実現されてもよい。典型的には、トランジスタ１２及び１４はハイサイド及びローサイドスイッチと見なされる。ハイサイドトランジスタ１２のソース１６は、ハーフブリッジの出力でローサイドトランジスタ１４のドレイン１８に結合されている。ハイサイドトランジスタ１２のドレイン２０は高電圧源２２（Ｖ_Ｍａｉｎ）に結合され、ローサイドトランジスタ１４のソース２４はグランド２６に結合されている。さらに、ハイサイドトランジスタ１２のゲート２８は、ゲートドライバ・レベルシフタ３０に結合されており、ローサイドトランジスタ１４のゲート３２はゲートドライバ３４に結合される。ゲートドライバ・レベルシフタ３０とゲートドライバ３４とは、当技術分野で周知であり、ここでは詳細には説明しない。しかしながら、この構成は、動作中に１つのトランジスタ１２又は１４（Ｑ１又はＱ２）をスイッチオンし、他のトランジスタをスイッチオフすることを可能にし、逆も同様であることが理解されるべきである。

図１に示されるように、駆動電圧源３６（Ｖ_Ｄｒｖｒ）は、ハイサイドゲートドライバ・レベルシフタ３０の入力４０と結合されており、かつ、ローサイドゲートドライバ３４の入力３８に結合されている。この従来の設計では、ブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）は、ハイサイドゲートドライバ・レベルシフタ３０と並列に結合され、ブートストラップダイオード４４（Ｄ_ＢＴＳＴ）は、駆動電圧源３６Ｖ_Ｄｒｖｒとブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）との間に結合される。ハイサイドトランジスタＱ１及びローサイドトランジスタＱ２に、ｅＧａＮ ＦＥＴを用いた場合、図１に示される構成は、ローサイドトランジスタが１４（Ｑ２）の「ボディダイオード」が導通する場合には、例えばブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）にまたがって（across）、約７．５Ｖを生じる。しかしながら、電圧はいくつかの要因によって変わることがある。電圧は、動作条件及びローサイドトランジスタ１４（Ｑ２）に使用されるトランジスタデバイスのタイプに依存して、約６．５Ｖ以上にすることができる。しかしながら、この構成では、ハイサイドゲートドライバ３０は何らかの形式のレギュレータを必要とする。従来、これはハーフブリッジ構成内のハイサイドトランジスタに電力を供給するために使用される内部ブートストラップダイオードで実現されている。理想的には、ショットキーダイオードが、小さく、順方向電圧降下が低く、逆回復電荷がないために使用される。しかしながら、集積回路プロセスにおいて高電圧（１００Ｖ）ショットキーダイオードを作ることは非常に困難であり、従って、逆回復電荷を有するＰＮ接合ダイオードがしばしば用いられる。さらに、高電圧ショットキーダイオードは、損失をもたらす逆回復電荷（Ｑ_ＲＲ）を有する。

このために、このタイプのハーフブリッジトポロジのためにトランジスタ１２及び１４（Ｑ１及びQ2）にＧａＮ ＦＥＴを使用すると、ショットキーダイオード又はＰＮ接合ダイオードの逆回復電荷Ｑ_ＲＲが性能に影響を与え、ハイサイドトランジスタにおいて損失を誘発する。通常、これらの損失は、回路内の他の電力損失メカニズムと比較して無視できる程度である。しかしながら、逆回復電荷損失は周波数に比例し、より高い動作周波数ではコンバータ損失のかなりの部分になる点まで増加する。したがって、ブートストラップの従来の方法は、高いスイッチング周波数の動作では効率的ではない。

発明の概要
本発明は、ハーフブリッジトポロジのためのブートストラップサプライ（bootstrap supply）に関し、より詳細には、窒化ガリウム（ＧａＮ）ＦＥＴを用いたブートストラップサプライに関する。有利には、ＧａＮ ＦＥＴは、ゼロ逆回復電荷ＱＲＲを有し、ハーフブリッジ回路のローサイドトランジスタと同期してスイッチングすることができるので、高電圧アプリケーションに有用である。同期スイッチングは、ＦＥＴのボディダイオードが導通した場合に、高ブートストラップサプライ電圧を阻止する。さらに、ブートストラップデバイスのゼロ逆回復電荷Ｑ_ＲＲは、スイッチング性能を、特に超低用量キャパシタデバイス対して著しく改善し、ハイサイドデバイス内への損失の誘発を低減する。

このために、ハーフブリッジトポロジに配置された電気回路が提供される。電気回路は、ハイサイドトランジスタと、ローサイドトランジスタと、ハイサイドトランジスタのゲートに電気的に結合されたハイサイドゲートドライバ・レベルシフタと、ローサイドトランジスタのゲートに電気的に結合されたローサイドゲートドライバと、ハイサイドゲートドライバ・レベルシフタと並列に電気的に結合されたキャパシタと、ハイサイドゲートドライバ・レベルシフタの入力とローサイドゲートドライバの入力とに電気的に結合された電圧源と、電圧源とキャパシタの間に結合されたブートストラップトランジスタとを備える。

いくつかの実施形態では、ブートストラップトランジスタはＧａＮ電界効果トランジスタである。実施形態に応じて、ブートストラップトランジスタは、デプレッション形トランジスタ又はエンハンスメント形トランジスタであってもよい。ブートストラップトランジスタがデプレッション形トランジスタであるいくつかの実施形態では、デプレッション形トランジスタのゲートは、ゲートドライバの出力に電気的に結合される。デプレッション形の実施形態では、デプレッション形トランジスタのドレインは、ハイサイドゲートドライバ・レベルシフタの入力に電気的に結合される。

エンハンスメント形トランジスタがブートストラップデバイスとして使用される場合、実施形態に応じてクランプ（clamped）されてもクランプされていなくてもよい。エンハンスメント形トランジスタがクランプされている場合は、ブートストラップキャパシタと並列にツェナーダイオードでクランプすることができる。エンハンスメント形トランジスタのドレインとツェナーダイオードとの間に抵抗を直列に配置することができる。抵抗は、エンハンスメント形トランジスタに集積されてもよい。好ましくは、ツェナーダイオードは、ブートストラップキャパシタをまたぐ電圧をアッパーサイドデバイスに対する安全レベルにクランプする。

エンハンスメント形トランジスタは、それぞれのソースに短絡されたゲートと直列に結合された２つのエンハンスメント形ＧａＮ電界効果トランジスタでクランプされてもよい。

エンハンスメント形トランジスタが使用される実施形態では、エンハンスメント形トランジスタに供給される電圧は、ゲートドライバに供給される電圧よりも高い電圧であり得る。これらの実施形態のいくつかでは、１つ以上の電圧源を使用することができる。

いくつかの実施形態では、ローサイドゲートドライバを調整する必要がある場合がある。いくつかの実施形態では、レギュレータがローサイドゲートドライバとの電気的な通信内に配置されてもよい。

いくつかの実施形態では、ダイオードは、電源電圧とトランジスタのゲートとの間に電気的に結合され、第２のキャパシタは、トランジスタのゲートとゲートドライバの出力との間に電気的に結合される。

本発明の別の態様では、ハーフブリッジ回路をブートストラップする方法が提供される。好ましい実施形態では、ＧａＮ電界効果トランジスタは、ハーフブリッジ回路の、好ましくはＧａＮ電界効果トランジスタであるローサイドトランジスタと同期してスイッチングされる。

好ましい実施形態では、ＧａＮ電界効果トランジスタのソースとドレインにわたる電圧は、ローサイドデバイストランジスタのソースとドレインにわたる電圧に等しい。

いくつかの実施形態では、ローサイドデバイストランジスタのゲートとソースにわたる電圧はゼロ（０）ボルトであり、ドレイン電流の値が最低（worst）の場合に、ＧａＮ電界効果トランジスタのゲートとソースにわたる電圧はマイナス５（−５）ボルトである。

図面の簡単な説明
ハーフブリッジトポロジ回路のための従来のブートストラップサプライを示す図である。 本発明の第１の実施形態によるハーフブリッジトポロジのためのブートストラップサプライを示す図である。 ブートストラップデバイスとしてｅＧａＮトランジスタを使用した回路の好ましい実施形態のタイミングチャートを示す図である。 本発明の第２の実施形態２００によるハーフブリッジトポロジのためのブートストラップサプライを示す図である。 図３の実施形態の変形例を示す図である。 本発明の追加の実施形態によるハーフブリッジトポロジのためのブートストラップサプライを示す図である。

以下の詳細な説明では、本発明の例示的な実施形態を参照する。例示的な実施形態は、当業者がそれらを実施できるように十分詳細に記載されている。他の実施形態を採用してもよく、様々な構造的、論理的及び電気的な変更を行うことができることを理解されたい。

図２は、本発明の第１の実施形態１００によるハーフブリッジトポロジのためのブートストラップサプライを示す。図示されているように、図２の設計は、上述した従来のハーフブリッジトポロジ１０と同じ構成要素の多くを含む。すなわち、ハイサイドトランジスタ１２及びローサイドトランジスタ１４（Ｑ１及び４２）が設けられ、そのそれぞれのゲートは、それぞれ、ハイサイドゲートドライバ・レベルシフタ３０へ、及び、ローサイドゲートドライバ３４へ結合される。しかしながら、図１の従来の設計とは対照的に、図２の例示的な設計は、ブートストラップデバイス１０２として、デプレッション形トランジスタ（例えば、ｎチャンネルのデプレッション形電界効果トランジスタ（ＦＥＴ））が用いられている。好ましくは、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）は、ＧａＮ ＦＥＴである。

図示のように、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のソース１０４は、電圧源３６（Ｖ_Ｄｒｖｒ）に結合される。ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のゲート１０６は、ローサイドゲートドライバ３４の出力３９に結合される。ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のドレイン１０８は、ハイサイドゲートドライバ・レベルシフタ３０の入力４０に結合される。有利には、例示的な実施形態のブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）は、ローサイドトランジスタ１４（Ｑ２）のスイッチングに同期され、従来の設計について上述したブートストラップキャパシタ４２（ＣｓｒｓＴ）にわたる７．５Ｖを克服する(overcome)。

ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のソースとドレインにわたる電圧Ｖ_ＳＤは、トランジスタ１４（Ｑ２）のソースとドレインにわたる電圧と同じであるべきである。さらに、トランジスタ１４（Ｑ２）のゲートとソースにわたる電圧Ｖ_ＧＳ＝０ボルトであり、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のゲートとソースにわたる電圧Ｖ_ＧＳは−５ボルトであり、ただし、ドレイン電流（ＩＤ）の値は最低の場合である。ドレインとソースの間の電圧Ｖ_ＤＳが、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）とメイントランジスタ１２及び／又は１４（ＦＥＴｓ Ｑ１及び／又はＱ２）の両方に対して同じ定格を有しているべきだが、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）は著しく小さく（より高いＲ_{ＤＳ（ｏｎ）}）できる。さらに、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）は、集積化されたハーフブリッジデバイスペア内に集積化することができる。

同期ＦＥＴの実装を保証するために、ブートストラップ回路１０は、ゲートドライバへ及び電力回路への最小の影響を有し、いかなる条件においても動作し、回路１０は厳しい条件下でロバストであるように設計されている必要がある。好ましい実施形態では、次の条件、すなわちローサイドＦＥＴ逆導通（reverse conduction）、ローサイド逆導通（高損失Ｃ_ＯＳＳ遷移）後のハードスイッチング、部分ゼロ電圧スイッチング（ＰＺＶＳ）、自己整流後のアッパーＦＥＴの逆導、及び、最も厳しくない条件のゼロ電圧スイッチング（ＺＶＳ）、によって説明されうる。

上述したように、ブートストラップデバイス１０２にＦＥＴを使用する実施形態は、好ましくは同期される。図３は、ＦＥＴブートストラップデバイス１０２を含むブートストラップ回路の好ましい実施形態のタイミングチャートを示す。正しいタイミングは、上に列挙した厳しい条件の影響を操作又は除去するのを助ける。動作中に、ローサイドトランジスタ１４のゲート電圧の上昇に続いて、スイッチノード電圧がハイからローに遷移するのには時間がかかる。小同期ＦＥＴブートストラップデバイス１０２が時期を早めてオンにされたとすると、ドレイン電圧はまだハイである。この条件では、スイッチノードは５Ｖに結合されており、破滅的な結果となる。したがって、この発生を避けるために、同期ＦＥＴブートストラップデバイス１０２のターンオンは、十分に遅らされなければならない。この遅れは、Ｖ_{ＧＳ＿Ｑｌｏｗ}及びＶ_{ＧＳ＿ＢＴＳＴ}の立ち上がりの差として、図３に示されている。同様の理由から、同期ＦＥＴブートストラップデバイス１０２のターンオフは、ローサイドトランジスタ１４と同時に行われなければならない。これも図３に示されている。

上に列挙した厳しい条件に耐える実施形態を設計するための別の重要な設計パラメータは、オフ状態マージンである。ローサイドトランジスタ１４と同期ＦＥＴブートストラップデバイス１０２の両方がｅＧａＮ ＦＥＴデバイスであることができるので、両者は、オフ保持されているときに、同様の逆導通電圧降下を有しうる。これらの条件の下では、同期ＦＥＴブートストラップデバイス１０２にとって、ローサイドトランジスタ１４とともに又はローサイドトランジスタ１４の代わりに主電流を逆転して導通させることが可能である。これは、ブートストラップキャパシタ４２にわたる過電圧状態をもたらし、ハイサイドトランジスタのゲート２８の故障をもたらす虞がある。この発生を防止するために、いくつかの実施形態では、同期ＦＥＴブートストラップデバイス１０２のオフ状態電圧は−１Ｖに保持され、それにより、逆導通電圧が増加し、ローサイドトランジスタ１４よりも著しく高くなり、従って導通を防止する。
適切なオフ状態マージンの一例を図４に示す。

タイミング及びオフ状態マージンに加えて、好ましい実施形態は、ブートストラップデバイス１０２のドレイン回路がより高い電圧に共鳴するのを防止する回路レイアウトを使用する。同期ＦＥＴブートストラップデバイス１０２のドレイン回路は、より高い電圧に共鳴する虞があり、これはブートストラップキャパシタ４２を充電することができるより高い電圧にリングすることができ、ハイサイドトランジスタゲート２８の故障をもたらす。

図４は、本発明の第２の実施形態２００による、ハーフブリッジトポロジのためのブートストラップサプライを示す。図示されているように、図４の実施形態は、上述されたように、従来のハーフブリッジトポロジ１０と同じ構成要素の多くを含む。すなわち、ハイサイドトランジスタ１２及びローサイドトランジスタ１４（Ｑ１及びＱ２）は、それぞれのゲート２８及び３２が、ゲートドライバ・レベルシフタ３０とゲートドライバ３４とにそれぞれ結合されている。しかしながら、図１の従来の設計１０とは対照的に、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）は、電圧源３６（Ｖ_Ｄｒｖｒ）及びブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）の間に結合された、クランプされていないエンハンスメント形デバイスである。さらに、追加の供給電圧２０２Ｖ_{ＳＤ＿ＧａＮ}が、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）にも供給され、増加し、ブートストラップデバイスのＧａＮ ＦＥＴボディダイオードにわたる電圧降下を克服する。電圧源２０４（Ｖ_Ｄｒｖｒ）は、ローサイドゲートドライバ３８に、追加の供給電圧２０２（Ｖ_{ＳＤ−ＧａＮ}）なしで印加される。この構成は、トランジスタ１４のボディダイオードが導通すると、ブートストラップキャパシタ４２（ＣＢＴＳＴ）にわたる約７．５Ｖを生じる。しかしながら、ゲートドライバ３４は、この構成に対して何らかの形式の調整を必要とする。実施形態に応じて、ゲートドライバ３４は、内部的又は外部的に調整されてもよい。他の実施形態では、回路１０のタイミングは、ローサイドゲートドライバ３４を調整することができる。例えば、回路１０を駆動する電圧源３６を調整することができ、その調整は、回路が正常に動作するときに、順次ブートストラップキャパシタ４２に伝えられることができる。図２の実施形態と同様に、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のソースとドレインにわたる電圧Ｖ_ＳＤは、トランジスタ１４（Ｑ２）のソースとドレインにわたる電圧と同一又は類似でなければならない。

図５の実施形態３００は、図４の実施形態２００の変形例を示す。基本的な違いは、ブートストラップ電源が、ブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）に並列に結合されたツェナークランプ３０２（すなわち、ツェナーダイオードＤ_ＣＬＭＰ）でクランプされることである。図５に示す実施形態３００では、抵抗３０４Ｒ_Ｉｌｉｍは、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のドレイン１０８とツェナークランプＤ_ＣＬＭＰとの間に直列に結合されている。図５の構成は、トランジスタ１４（Ｑ２）のボディダイオードが導通した場合に、ブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）にわたる電圧を安全な動作制限内に維持するために、ツェナークランプ３０２を用いる。さらに、ツェナークランプ３０２（Ｄ_ＣＬＭＰ）は電圧をトランジスタ１２（Ｑ１）の安全制限にクランプし、抵抗３０４（Ｒ_Ｉｌｉｍ）はクランプ中の電圧バッファを提供する。図２の実施形態１００と同様に、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のソース及びドレインにわたる電圧Ｖ_ＳＤは、トランジスタ１４（Ｑ２）のソース及びドレインにわたる電圧と同一又は類似でなければならない。図４の構成２００と同様に、ブートストラップデバイス１０２のボディダイオードにわたる電圧降下を克服するために、追加の供給電圧２０２（Ｖ_{ＳＤ＿ＧａＮ}）が、同様にブートストラップデバイス１０２に供給されている。

図５の例示的実施形態の一改良において、電流制御機能を備える抵抗３０４（Ｒ_Ｉｌｉｍ）は、ブートストラップデバイス３１０２内に集積化されてもよい。いくつかの実施形態では、抵抗はＲＤＳ（ｏｎ）すなわち、適切な抵抗を備えたＦＥＴの内部抵抗、を用いて集積化されてもよい。他の実施形態では、例えば金属バス（busing）などの抵抗素子を追加することができる。他の実施形態では、他の抵抗素子を使用することができる。抵抗素子３０４を集積することの利点の１つは、外部素子を除去することである。

さらに他の実施形態では、ツェナークランプ３０２は、それぞれのソースに短絡されたゲートと直列に結合された２つのエンハンスメントＧａＮＦＥＴを使用することによって達成することができる。この設計は、回路設計のための最大の集積化を可能にしうる。

図６は、本開示の追加の実施形態４００によるハーフブリッジトポロジのためのブートストラップサプライを示す。図示のように、図６の実施形態は、図２に示される実施形態１００に関して上で説明されたハーフブリッジトポロジと同じ構成要素の多くを含む。例えば、実施形態４００は、ハイサイドトランジスタ１２とローサイドトランジスタ１４と（Ｑ１とＱ２と）を含み、それぞれのゲート２８とゲート３２とがそれぞれゲートドライバ・レベルシフタ３０とゲートドライバ３４とに結合される。しかしながら、図２の設計とは対照的に、ブートストラップサプライは、同期エンハンスメント形デバイスの実装と見なすことができる。図示のように、ブートストラップデバイス１０２Ｑ_ＢＴＳＴは、駆動電圧源３６（Ｖ_Ｄｒｖｒ）とハイサイドゲートドライバ・レベルシフタ３０との間に結合されている。さらに、エンハンスメントダイオード４０２（Ｄ_ＥＮＨ）が、駆動電圧源３６（Ｖ_Ｄｒｖｒ）とブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のゲート１０６との間に結合されている。さらに、エンハンスメントキャパシタ４０４（Ｃ_ＥＮＨ）がブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のゲート１０６と、ローゲートドライバ３４の出力３８との間に、結合されている。

いくつかの実施形態では、エンハンスメントダイオード４０２（Ｄ_ＥＮＨ）は、外部コンポーネントの数を削減するためにブートストラップデバイス１０２に集積化されていてもよい。さらに他の実施形態では、エンハンスメントダイオード４０２と並列のエンハンスメント形抵抗もまた、ブートストラップデバイス１０２に集積化されていてもよい。

有利なことに、図５の実施形態のブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）は、従来の設計では上述したようにブートストラップキャパシタ４２（Ｃ_ＢＴＳＴ）にわたる７．５Ｖを克服するトランジスタ１４（Ｑ２）のスイッチングに同期している。同期することにより、ローサイドトランジスタ１４の「ボディダイオード」が、ハイサイドトランジスタゲート２８の過充電を防止する。例示的な実施形態では、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のソースとドレインにわたる電圧Ｖ_ＳＤは、トランジスタ１４（Ｑ２）のソースとドレインにわたる電圧と同じであるべきである。さらに、トランジスタ１４（Ｑ２）のソースとドレインにわたる電圧（Ｖ_ＧＳ）＝０ボルトであり、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のソースとドレインにわたる電圧（Ｖ_ＧＳ）との間の電圧は、ドレイン電流Ｉ_Ｄの値が最低の場合に−５である。例示的な構成では、エンハンスメントダイオード４０２（Ｄ_ＥＮＨ）の電圧降下は、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）のゲートとソースにわたる電圧Ｖ_ＧＳを０Ｖよりも低下させ、したがってソースとドレインにわたる電圧Ｖ_ＳＤが上昇し、追加マージンのためのトランジスタ１４（Ｑ２）とブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）との間の差異を増加させる。さらに、エンハンスメントキャパシタ４０４（Ｃ_ＥＮＨ）は、従来のブートストラップサプライと同じ方法で（例えば、５Ｖに）充電される。しかしながら、使用されるエンハンスメントダイオード４０２（Ｄ_ＥＮＨ）は、ゼロ又は超低逆回復電化量Ｑ_ＲＰを有する低電圧（例えば＜２０Ｖ）ショットキーダイオードであってもよい。

上述の例示的な実施形態の各々について、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）を駆動するための構成に、メイントランジスタ１２及び１４（Ｑ１及びＱ２）にスイッチング遷移、最も好ましくは、トランジスタ１４（Ｑ２）のターンオンイベントを完了するための時間を許すための、追加のタイミングを付けくわえることができると好ましい。さらに、ブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）がオンになると、抵抗と同じように両方向に電流を伝導することができる。さらに、エンハンスメントキャパシタ（Ｃ_ＥＮＨ）にわたる電圧は、オフ状態の間にブートストラップデバイス１０２（Ｑ_ＢＴＳＴ）の追加のボディダイオード電圧マージンを付け加えるために、制御され（低減され）ることができ、トランジスタ（Ｑ２）の」ボディダイオードの導通の逆電圧が、ブートストラップサプライ電圧を安全動作制限を超えて増大させる可能性をさらに低減させる。

いくつかの実施形態は、ブートストラップトランジスタ１０２がオンになる前にローサイドトランジスタ１４が完全にオンになることを可能にするタイミング回路をさらに含むことができる。タイミング回路はまた、ローサイドトランジスタ１４のゲートの電圧がゼロ（０）に低下したときに、ブートストラップトランジスタ１０２を直ちに、又はできるだけ早くオフにすることができる。

実験を通して、上述した実施形態は、抑制されていないと共鳴する虞があるブートストラップトランジスタ１０２のドレインインダクタンスに敏感であることが明らかになっている。トランジスタの設計／選択によって一般的にインダクタンス設計を維持する以外に、小さな直列抵抗がブートストラップトランジスタ１０２のドレインの後に直列に追加することができる。この抵抗を、ブートストラップトランジスタ１０２に集積化してもよい。いくつかの実施形態では、抵抗はブートストラップトランジスタ１０２の設計により、約３Ωの高ＲＤＳ（ｏｎ）と集積化されてもよい。さらに他の実施形態では、抵抗は、（ＲＤＳ（ｏｎ）ではなく別の）ただ集積された減衰抵抗であってもよい。

図２、４乃至６に示す例示的な各実施形態のブートストラップデバイスに使用されるトランジスタは、好ましくは、ＧａＮ ＦＥＴであると好ましい。最後に、上述したブートストラップデバイスの構成は、窒化ガリウム「ＧａＮ」ＦＥＴを駆動するために提供されるが、例示的な実施形態には決して限定されず、（例えば、ハーフブリッジトポロジのための）通常のＭＯＳＦＥＴを駆動するために使用されてもよい。さらに、上述した技術は、ハーフブリッジトランジスタもＭＯＳＦＥＴであれば、ブートストラップデバイス１０２としてＭＯＳＦＥＴを使用しても動作しない。これには２つの主な理由がある。１）適切に作動するために、ブートストラップトランジスタはＧａＮの逆導通電圧特性を利用しなければならず、電圧降下は負のゲート電圧の大きさによってプログラムされる。これは、内部ダイオードが導通しないようにしなければならないときに、内部ダイオードからの電磁波耐性を獲得する。ＭＯＳＦＥＴはこのように動作することができず、従って、主電源回路の一部となり、破壊的な結果を招く可能性がある。２）ＭＯＳＦＥＴはＱｒｒを有するが、ｅＧａＮ ＦＥＴはＱｒｒを有さない。（何らかの理由で）ＭＯＳＦＥＴダイオードが導通すると、ここで示した技術の利点は完全に失われる。

上記の説明及び図面は、本明細書に記載された特徴及び利点を達成する特定の実施形態を例示するものとしてだけ考慮されるべきである。特定のプロセス条件に対する変更及び置換を行うことができる。したがって、本発明の実施形態は、前述の説明及び図面によって限定されているとみなされない。

Claims (23)

1. ハーフブリッジトポロジで配置された電気回路であって、
   ハイサイドトランジスタと、
   ローサイドトランジスタと、
   前記ハイサイドトランジスタのゲートに電気的に結合された第１ゲートドライバ・レベルシフタと、
   前記ローサイドトランジスタのゲートに電気的に結合された第２ゲートドライバと、
   前記第１ゲートドライバ・レベルシフタと並列に電気的に結合されたキャパシタと、
   前記第１ゲートドライバ・レベルシフタの入力と前記第２ゲートドライバの入力とに電気的に結合された駆動電圧源と、
   前記駆動電圧源と前記キャパシタとの間に電気的に結合されたブートストラップデバイスと、
   を備え、
   前記ブートストラップデバイスは、前記ローサイドトランジスタと同期してスイッチングされるＧａＮ電界効果トランジスタである、電気回路。
2. 前記ブートストラップデバイスは、デプレション形トランジスタであり、前記デプレション形トランジスタのゲートは、前記第２ゲートドライバの出力に電気的に結合されている、請求項１に記載の電気回路。
3. 前記デプレション形トランジスタは、前記第１ゲートドライバ・レベルシフタの前記入力に電気的に結合されている、請求項２に記載の電気回路。
4. 前記ブートストラップデバイスは、エンハンスメント形トランジスタである、請求項１に記載の電気回路。
5. 前記エンハンスメント形トランジスタはクランプされていない、請求項４に記載の電気回路。
6. 前記エンハンスメント形トランジスタは、前記キャパシタと並列なツェナーダイオードでクランプされている、請求項４に記載の電気回路。
7. 前記第１ゲートドライバ・レベルシフタ及び／又は前記第２ゲートドライバに供給されるよりも高い電圧が、前記エンハンスメント形トランジスタに供給される、請求項４に記載の電気回路。
8. さらに、前記第１ゲートドライバ・レベルシフタ及び／又は前記第２ゲートドライバと電気的に通信するレギュレータを備える、請求項４に記載の電気回路。
9. さらに、前記エンハンスメント形トランジスタのドレインと前記ツェナーダイオードとの間に直列に抵抗を備える、請求項６に記載の電気回路。
10. 前記抵抗は、前記エンハンスメント形トランジスタ内に集積化されている、請求項９に記載の電気回路。
11. 前記エンハンスメント形トランジスタは、それぞれのソースに短絡された各ゲートに直列に結合された、２つのエンハンスメント形ＧａＮ電界効果トランジスタでクランプされている、請求項４に記載の電気回路。
12. さらに、前記のブートストラップデバイスであるトランジスタのゲートと前記駆動電圧源との間に電気的に結合されたダイオードと、前記のブートストラップデバイスであるトランジスタのゲートと前記第２ゲートドライバの出力との間に結合された第２キャパシタと、を備える、請求項１に記載の電気回路。
13. 前記ブートストラップデバイスは、前記ハイサイドトランジスタ及び前記ローサイドトランジスタと集積化されている、請求項１に記載の電気回路。
14. 回路をブートストラップする方法であって、
    前記回路は、ハーフブリッジトポロジで配置された電気回路であって、
    ハイサイドトランジスタと、
    ローサイドトランジスタと、
    前記ハイサイドトランジスタのゲートに電気的に結合されたゲートドライバ・レベルシフタと、
    前記ゲートドライバ・レベルシフタと並列に電気的に結合されたキャパシタと、
    前記ゲートドライバ・レベルシフタの入力に電気的に結合された駆動電圧源と、
    前記駆動電圧源と前記キャパシタとの間に電気的に結合されたブートストラップＧａＮ電界効果トランジスタと、
    を備え、
    当該方法は、
    前記電気回路のローサイドトランジスタで、前記ブートストラップＧａＮ電界効果トランジスタを同期してスイッチングするステップを含む、方法。
15. 前記ローサイドトランジスタは、ＧａＮ電界効果トランジスタである、請求項１４に記載の方法。
16. 前記ブートストラップＧａＮ電界効果トランジスタは、デプレション形トランジスタであって、そのゲートが、前記ローサイドトランジスタの前記ゲートと電気的に通信するゲートドライバの出力と電気的に通信する、請求項１４に記載の方法。
17. 前記ブートストラップＧａＮ電界効果トランジスタのソースとドレインにわたる電圧は、前記ローサイドトランジスタとしてのＧａＮ電界効果トランジスタのソースとドレインにわたる電圧に等しい、請求項１５に記載の方法。
18. 前記のローサイドトランジスタとしてのＧａＮ電界効果トランジスタであるトランジスタのゲートとソースにわたる電圧は、ゼロ（０）ボルトであり、前記ブートストラップＧａＮ電界効果トランジスタのゲートとドレインにわたる電圧は、ドレイン電流の値が最低の場合に、マイナス５（−５）ボルトである、請求項１７に記載の方法。
19. 前記ブートストラップＧａＮ電界効果トランジスタは、クランプされていないエンハンスメント形トランジスタであり、
    追加電圧は前記ブートストラップＧａＮ電界効果トランジスタに供給され、増加し、前記ブートストラップＧａＮ電界効果トランジスタのボディダイオードにわたる電圧降下を克服する、請求項１４に記載の方法。
20. 前記ブートストラップＧａＮ電界効果トランジスタはエンハンスメント形トランジスタであり、前記キャパシタ、前記ゲートドライバ・レベルシフタと並列なツェナーダイオードでクランプされ、前記ゲートドライバ・レベルシフタは、ハーフブリッジ回路のアッパーサイドデバイスと電気的に通信する、請求項１４に記載の方法。
21. 前記ツェナーダイオードは、前記キャパシタにわたる電圧をローサイドデバイスの安全レベルにクランプする、請求項２０に記載の方法。
22. 前記エンハンスメント形トランジスタのドレインと前記ツェナーダイオードの間に、抵抗が直列に結合されている、請求項２０に記載の方法。
23. 前記駆動電圧源と前記ブートストラップＧａＮ電界効果トランジスタのゲートとの間にダイオードが電気的に結合されており、
    前記ブートストラップＧａＮ電界効果トランジスタのゲートと前記ローサイドトランジスタに対するゲートドライバの出力の間にキャパシタが電気的に結合されている、請求項１４記載の方法。

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